[工学]VLSI设计基础2_r.ppt

（*） 2.4.2 大尺寸MOSFET的版图设计 .4 （*） 在本章描述了哪些问题 如何体会规律（创造性思维基础）： 器件，从PN结到各类半导体器件构造，挑战与技术应对方法。 PN结、双极型晶体管、JFET、MOSFET、FINFET等。 逻辑，从标准逻辑到组合逻辑构造，与-或关系体，单输出逻辑的等效倒相器设计技术。 工艺，基本方法了解。 版图，从简单到复杂，器件复合对资源利用的贡献，分布参数的优化。 * 因为是在同一工艺条件下加工，所有MOS管的栅氧化层的厚度相同，如果，则要求 （*） 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 .2 R 3R？ × ？ 为保证在任何情况下，由电阻网络和负载电容所决定的充放电时间，均满足由性能指标所决定的上升、下降时间要求，所以，要按照最坏情况进行设计，即单支路导通情况。 R R R 因此，各并联MOS管应和等效倒相器对应晶体管宽长比相同。 同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS （*） 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 .2 等效倒相器中（W/L） =X；（W/L） =Y N P 2X 2X 1X 1X 1Y 1Y 2Y 2Y 简单计算方法 （*） 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 将与非门中的N个串联NMOS管等效为倒相器中的NMOS管，将N个并联的PMOS管等效为倒相器中的PMOS管。 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。 NMOS管为串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小N倍，即它们的宽长比必须是倒相器中NMOS管宽长比的N倍。 并联结构：为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与倒相器中PMOS管相同。 与非门设计方法（或非门类似）： .2 （*） 2.2.3 其他CMOS逻辑门 .2 W/L=Y 1/3 1/3 1/3 3Y 3Y 3Y 6Y 6Y 6Y 4Y 4Y 2Y 4Y 4Y 4Y 1/4 1/4 1/4 1/4 1/2 1/2 = 差别：27Y 22Y 串并结构： （*） 2.2.3 其他CMOS逻辑门 将下拉网络（NMOS管）等效为倒相器中的NMOS管，将上拉网络（PMOS管）等效为倒相器中的PMOS管。 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。 对于串联网络结构，为保持时间常数不变，串联网络各单元的等效电阻必须缩小N倍，即它们的等效宽长比必须是倒相器中对应晶体管宽长比的N倍。 对于并联网络结构，为保证在只有一个并联支路导通的情况下，仍能获得所需的电阻，要求各并联支路等效晶体管宽长比与倒相器中对应晶体管相同。 对于串联网络结构中的局部并联结构，每个并联支路的等效晶体管宽长比与串联网络单元的等效晶体管相同。 复杂网络设计方法： .2 作业 CH2 5，7，8 （*） （*） 2.2.3 其他CMOS逻辑门 .2 逻辑行为： OUT A B C D E F VDD OUT A B C D E F 或-与-或-与-非 与-或-与-或-非 ？ （*） 2.2.3 其他CMOS逻辑门 .2 CMOS与或非门 （*） 2.2.3 其他CMOS逻辑门 .2 CMOS或与非门 （*） 2.2.3 其他CMOS逻辑门 .2 异或门 （*） 2.2.3 其他CMOS逻辑门 .2 同或门（异或非门） 12个晶体管 10个晶体管 （*） 2.2.3 其他CMOS逻辑门 .2 CMOS传输门 为什么PMOS位于逻辑电路的上部，NMOS位于逻辑电路的下部，想过吗？ NMOS传输门和PMOS传输门 （*） 2.2.3 其他CMOS逻辑门 .2 三态门 相同的资源，有什么优点？ （*） Z = （A ·（B · C+E）+D · F）·（G+H） 设计分析举例： .2 （*） 2.2.4 D触发器 .2 （*） 2.2.5 内部信号的分布式驱动结构 .2 （*） 2.3 MOS集成电路工艺基础 基本的集成电路加工工艺 CMOS工艺简化流程 Bi-CMOS工艺技术 .3 （*） 2.3.1 基本的集成电路加工工艺 .3 器件制造基本问题 掩膜板（MASKS） 图形转移技术 掺杂技术 氧化及热处理技术 气相沉积技术 （*） 2.3.1 基本的集成电路加工工艺器件制造基本问题 .3 器件和电路 选择 掺杂 互连 图形（版图） 窗口和屏蔽 掺杂 图形（版图） 导线 绝缘 图形转移 （光刻） 材料沉积 掺杂技术 氧化及热处理