课程设计论文字符发生器.doc

电子课程设计 ——字符发生器 字符发生器 设计任务与要求 设计任务：利用实验箱上16X16点阵,设计字符发生器,可以循环显 示预置字符:走好中国特色的社会主义道路 设计要求：(1)利用VHDL编写字符扫描驱动电路; (2)编写预置字符的rom程序生成模块接入电路； （3）设计一个可以自动循环显示十三个字符的电路. 二、总体框图 图1 设计思路： ROM存储器是一个用来存储数据的具有读写功能的的存储器，在此电路中的作用是存储“走好中国特色的社会主义道路”十三个字。 在时钟脉冲的作用下，地址计数器计数， ROM相对应的地址单元中的代码输出，以驱动列选通线产生电路。地址计数器同时又为行选通线产生电路。地址随着地址计数器计数值的变化，发光二极管显示屏逐行扫描，显示屏上显示出字符或图案。 三、选择器件与功能模块 用来构成输出十三进制的74161十六进制计数器 (1)74161器件图 图2 A.B.C.D 为输入端； LDN为置数端；ENT与ENP为使能控制端；CLRN为清零端；RCO为进位输出端； QA.QB.QC.QD为输出端；CLK为脉冲信号输入端。 (2)74161内部结构图 图3 （3）74161功能表 CP CLRN(RD非) LDN(LD非) EP ET 工作状态 X 0 X X X 清零 ↑ 1 0 X X 预置数 X 1 1 0 1 保持 X 1 1 X 0 保持 ↑ 1 1 1 1 计数 图4 (4)十三进制计数器真值表 CP Q0 Q1 Q2 Q3 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 图5 （5）用74161构成的十三进制计数器原理图 图6 (6)十三进制时序仿真图 图7 仿真分析:由仿真图分析可知,输出QA,QB,QC,QD将从0000一直变化到1101,即一个脉冲周期结束返回,由此可证明此接法正确为十三进制计数器。 2．address模块设计文件address.vhd 说明: clk为时钟输入端口; reset为置零端; din[15..0]为接受ROM数据信号端口; ad[3..0]为片选地址输出; qout[15..0]为十六位驱动. address设计程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity address is port(clk,reset:in std_logic; din :in std_logic_vector(15 downto 0); ad :out std_logic_vector(3 downto 0); qout :out std_logic_vector(15 downto 0)); end address; archit