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[信息与通信]DSP第06章时钟及看门狗页码
第6章时钟及看门狗
张云洲
2010.11.16
1
章节结构
6.1 时钟单元
6.2 看门狗电路
2
6.1 F2812 的时钟单元
时钟单元基本结构
锁相环电路
时钟单元寄存器
3
6.1.1 时钟单元基本结构
要点：
PLL
看门狗
高、低
速外设
BP95 4
6.1.2 锁相环电路（PLL）
作用：可以通过软件配置片上外设时钟，提高
系统的灵活性和可靠性。
优点：采用软件可编程锁相环，能实现片外低
工作频率+ 片内较高的系统时钟，可以有效降
低系统对外部时钟的依赖和电磁干扰，提高可
靠性和稳定性。
F2812 允许采用内部振荡器或外部时钟源。
内部振荡器：X1/XCLKIN 和X2 间连石英晶体
，典型的选用30MHz 。
外部时钟：直连X1/XCLKIN 引脚，X2 悬空。
BP96 5
晶体振荡器及锁相环模块
/XF_LLDIS 选择系统的时钟源：
低电平时采用外部时钟；
BP96 高电平时，外部时钟经PLL倍频后为系统提供时钟。 6
锁相环配置模式
系统可以通过锁相环控制寄存器来选择锁相环
的工作模式和倍频的系数。
BP96 7
处理器内部时钟电路
/XF_LLDIS 为高电平，可以通过控制寄存器PLLCR软件设置系统
的工作频率。
注意：通过软件改变系统频率时，须等待时钟稳定后才可以继续
；为降低系统功耗不使用的外设最好将其时钟禁止。
外设时钟也包括两种：快速外设和慢速外设。
BP97 8
改变锁相环倍频系数和外设时钟的应用程序
// 初始化锁相环及外设时钟函数: InitPll:
void InitPll(Uint16 val)
{
volatile Uint16 iVol;
if (SysCtrlRegs.PLLCR.bit.DIV != val)
{
EALLOW;
SysCtrlRegs.PLLCR.bit
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