集成电路版图设计基础第3章：数字IC版图PPT.pptVIP

school of phye basics of ic layout design 设计输入：HDL – Verilog HDL代码的基本结构 Verilog HDL 是由称之为module的模块组成的，一个完整的Verilog HDL模块由以下五个部分组成： 设计过程 - 验证电路逻辑 1. 模块定义行 2. 端口类型说明 3. 数据类型说明 4. 描述体 5. 结束行 设计输入：HDL – Verilog HDL代码的基本结构 设计过程 - 验证电路逻辑 例:上升沿D触发器的描述及对应电路 mudule dff_pos(data,clk,q); input data,clk; output q; reg q; always @(posedge clk) q = data; endmodule 模块定义行 端口类型说明 数据类型说明 描述体 结束行 设计输入：HDL – Verilog HDL代码的基本结构 设计过程 - 验证电路逻辑 模块描述 模块定义行 端口类型说明 数据类型说明 描述体 结束行 过程块1 过程块2 …. 过程语句（initial/always） 块语句（begin-end/fork-join） 过程语句： 一个模块内可以包含任意多个initial和always语句，且并行执行。 initial语句只执行一次，在模拟开始时执行，执行结束则模拟终止。 always语句可由电平敏感事件控制、边沿触发事件控制或者二者的组合。 设计输入：HDL – Verilog HDL代码的基本结构 设计过程 - 验证电路逻辑 块语句： 顺序语句块：begin-end 并行语句块：fork-join begin #2 data=1; #3 data=0; #4 data=1; end fork #2 data=1; #3 data=0; #4 data=1; join 0 2 5 9 0 2 3 4 设计输入：HDL – Verilog HDL always语句、“assign 语句”和“元件的实例调用，如and2 aa ( q, a, b);”是Verilog 模块中三种可以生成逻辑电路的语句。 如果信号变量是在过程块 (initial块 或 always块)中被赋值的，必须把它声明为寄存器reg类型变量。在always块的reg变量并不一定生成触发器，如“always @(b) out1 = ~b;”只是生成了一个反相器的组合逻辑。 有些Verilog硬件描述语言是不可综合的，仅仅是用于仿真验证测试的行为语言；有些不好的编码风格会导致在综合时产生不希望的逻辑，有的甚至会引起功能的紊乱。所以养成好的编码习惯是有必要的，因为这些好的编码习惯能够规避一些可能在综合以及后端的版图方面出现的不必要的麻烦。 设计过程 - 验证电路逻辑 设计输入：Verilog HDL实例 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out=0; else out=out+1; end endmodule 设计过程 - 验证电路逻辑 模拟验证： 对所设计的电路要用模拟器进行逻辑功能验证。 而模拟验证的前提是要“搭建”一个测试平台。 测试平台”testbench”可以对行为或者结构级的电路模块进行动态的全面测试，通过观测被测试模块的输出信号是否符合要求，可以调试和验证逻辑系统的设计和结构正确与否，发现问题并及时修改。 设计过程 - 验证电路逻辑