第3章——Verilog硬的件描述语言4.ppt

课堂练习 设计一个状态机实现在时钟clk的控制下检测输入的串行数据是否为“1101 ”，画出状态转移图，并写出设计实现程序。 要求：当串行数据是“1101”，flag_out =a，否则flag_out =b。 * * 第3章 Verilog硬件描述语言（四） 3.5 Verilog HDL设计举例 3.5.1 组合电路设计 常用的设计方法 1、用assign语句对wire型变量进行赋值，综合后的结果是组合逻辑电路。 2、用always@ (敏感信号表) 注意： always块内赋值语句左边的变量是reg或integer型 在生成组合逻辑的always块中被赋值的所有信号必须都在always@ (敏感信号表) 的敏感电平列表中列出 * 1.编码器和译码器 例3-56：BCD码将十进制的数字转化为二进制 module bin2bcd (data_in ,EN ,data_out ); input [3:0] data_in ; input EN ; output [6:0] data_out ; reg [6:0] data_out ; always @(data_in or EN ) begin data_out = {7{1b0}}; if (EN == 1) begin case (data_in) //根据共阳接法译码 4b0000 : data_out [6:0] = 7b1000000; 4b0001 : data_out [6:0] = 7b1111001; 4b0010 : data_out [6:0] = 7b0100100; 4b0011 : data_out [6:0] = 7b0110000; 4b0100 : data_out [6:0] = 7b0011001; 4b0101 : data_out [6:0] = 7b0010010; 4b0110 : data_out [6:0] = 7b0000010; 4b0111 : data_out [6:0] = 7b1111000; 4b1000 : data_out [6:0] = 7b0000000; 4b1001 : data_out [6:0] = 7b0011000; default : data_out [6:0] = {7{1b0}}; endcase end end endmodule 数据选择器 例3-57：设计一个数据选择器，实现在选择信号SEL，使能信号EN的控制下，从输入信号IN0,IN1,IN2,IN3中选择一个赋值到输出端口OUT。 `define width 8 module mux(EN ,IN0 ,IN1 ,IN2 ,IN3 ,SEL ,OUT ); input EN ; input [`width-1:0] IN0 ,IN1 ,IN2 ,IN3 ; input [1:0] SEL ; output [`width-1:0] OUT ; reg [`width-1:0] OUT ; always @(SEL or EN or IN0 or IN1 or IN2 or IN3 ) begin if (EN==0) OUT = {8{1b0}}; else case (SEL ) 2’b00: OUT=IN0 ; 2’b01: OUT=IN1 ; 2’b10: OUT=IN2 ; 2’b11 : OUT=IN3 ; default : OUT={8{1b0}}; endcase end endmodule wire[width-1 :0] OUT; assign OUT= (EN==0)?8b0 ：(SEL==2b00) ? IN0 ：(SEL==2b01) ? IN1 ：(SEL==2b10) ? IN2 ：(SEL==2b11) ? IN3 ： 8b0; 3. 数值比较器 例3-58：设计比较器电路，实现两个多位数的比较，并将结果显示如下： 当ab 置a_great为1，其余输出端为0 当a=b 置a_equle_b为1，其余输出端为0 当ab 置b_great为1，其余输出端为0 `def