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第2 章 VHDL 入门 第2 章 VHDL 入门 第第22 章章 VVHHDDLL 入入门门 2.1 VHDL 程序结构 2.1 VHDL 程序结构 22..11 VVHHDDLL 程程序序结结构构 一个完整的VHDL 程序的结构以及各如图2-1 所示。 1. 库 (LIBRARY) 存放已经编译的包集合 、实 体 、结构体和配置等 。 库的好处在于使设计者可以共享已经编译过的设计结果。 声明在实体中将用到的信号定义 、常数定义 、数据类型 、 2. 包 (PACKAGE ) 元件语句 、函数定义和过程定义等 。 3. 实 体 (ENTITY ) 定义电路的输入输出接口 描述电路内部的功能，一个实体可以对应很多个结构体 ， 4. 结 构 体 (ARCHITECTURE ) 但同一时间只有一个结构体被使用 5. 配 置 (CONFIGURATION ) 决定哪一个结构体被使用 • 图2-1 VHDL程序结构 并非所有VHDL 程序都具有图2-1 的语法结构。理论上，只有ENTITY 和ARCHITECTURE 是程序所必备的；而在实际应用中，我们常常需要在定义ENITY 之前调用库和库中相应的程序 包（只是“调用”，而不是“编写”程序包）。因此，图2-2 所示的这个VHDL 程序结构，是 实际应用中最基本、最常见的程序结构，也是本书中大部分例程所用的结构。 库、程 序 包 调 用 ENTITY 声 明 ARCHITECTURE 定 义 • 图2-2 VHDL程序基本结构 例程2-1 为2 分频电路的VHDL 程序，读者可以通过此程序的说明加深对VHDL 程序基本 结构的了解。 例程2-1 2 分频电路 LIBRARY LIBRARY LLIIBBRRAARRYY IEEE; USE ALL 库、程序包调用 USE ALL UUSSEE IEEE.Std_Logic_1164.AALLLL; ENTITY IS ENTITY IS EENNTTIITTYY FreDevider IISS PORT PORT PPOORRTT IN IN ( Clock:IINN Std_Logic; 实体声明 OUT OUT Clkout:OOUUTT Std_Logic （Entity Declaration） ); END