[工学]VHDL硬件描述语言与数字系统开发第5章.pptVIP

Entity test1 isPort ( clk, d1, d2 : in bit; q1, q2 : out bit);end test1;architecture test1_body of test1 isbeginProcess (clk, d1)beginif (clk’event and clk = ‘1’) thenq1 = d1;end if;end process;Process (clk, d2)beginif (clk’event and clk= ‘1’) thenq2 = d2;end if;end process;end test1_body; Entity test1 is Port ( clk, d1, d2 : in bit; q1, q2 : out bit); end test1; architecture test1_body of test1 is begin P1:Process (clk, d2) begin if (clk’event and clk = ‘1’) then q2 = d2; end if; end process p1; P2:Process (clk, d1) begin if (clk’event and clk= ‘1’) then q1 = d1; end if; end process p2; end test1_body; This two processes execute in parallel The coding is executed in sequential within the process The output depends on input with conditional constraint Two Processes * * 硬件描述语言与数字系统开发 第5章 VHDL的并行语句 ? VHDL 的信号赋值语句 VHDL 的进程（Process）语句 VHDL的元件例化（Component）语句 VHDL的块（Block）语句 VHDL的常用语句 VHDL常用语句分并行(Concurrent)语句和 顺序(Sequential)语句两大类。 并行语句（Concurrent）: 并行语句之间值的更新是同时进行的，与语句所在的位置和顺序无关。 并行语句总是处于进程（PROCESS）的外部。所有并行语句都是并行执行的，即与它们出现的先后次序无关。 如when..else语句 顺序语句（Sequential）: 顺序语句总是处于进程（PROCESS）的内部，并且从仿真的角度来看是顺序执行的。如if-then-else语句 第5章 VHDL的并行语句 并行语句1 构造体 并行语句2 并行语句3 signal signal 构 造 体 构 造 体 元素说 明 构造体 功能说 明 常 数 说 明 数据类型说明 元件例化说明 信 号 说 明 子程序说明 块 语 句 信号赋值语句 元件例化语句 进 程 语 句 子程序调用语句 构造体组织结构 常用并行语句包括: 信号赋值语句简单信号、条件信号、选择信号赋值语句 进程（Process）语句 元件例化（Component）语句 块（Block）语句 信号赋值语句 并行信号赋值语句包括： 简单信号赋值语句（Simple Signal Assignments） 条件信号赋值语句（ Conditional Signal Assignments ） 选择信号赋值语句（ Selected Signal Assignments ） 信号赋值语句是VHDL最基本的描述形式。 简单信号赋值语句: a = b ; 可并行赋值是VHDL的特点: a = b ; c = d ; 信号赋值语句可包含一个延时，为赋值引入非零延时值：　 a = b after 10 ns ; 简单信号赋值语句 基本格式：目标信号 = 值或表达式 举例：a=‘0’ AFTER 1nsb=‘1’ AFTER 5ns,’0’ AFTER 10ns, 表示延时一定 时间后赋值。 Simple Signal Assignment These kind of statements are executed in Parallel Entity test1 is port ( a, b, e : in bit; c, d : out bit); end test1;