[工学]第三讲VHDL基本结构与语法.ppt

敏感信号表 敏感信号表中是进程中的一些信号，只有当其中的某个信号发生变化时，该进程才被激活(执行)。 切勿将变量列入敏感表，进程只对信号敏感。 VHDL设计实例 信号与变量的比较 声明的形式与位置不同：信号的声明为SIGNAL…，变量声明为VARIABLE…；信号声明在子程序、进程等外部，而变量声明在子程序、进程等内部。 信号与变量的赋值不同：在进程中，信号赋值在进程结束时起作用，而变量赋值是立即起作用的。信号和变量赋值符不同：信号赋值为“=”，变量赋值为“:=”。 【例5】 ENTITY mul IS PORT (a, b, c, selx, sely : IN BIT; data_out : OUT BIT ); END mul; ARCHITECTURE ex OF mul IS SIGNAL temp : BIT; BEGIN p_a : PROCESS (a, b, selx) BEGIN IF (selx = 0) THEN temp = a; ELSE temp = b; END IF; END PROCESS p_a; p_b: PROCESS(temp, c, sely) BEGIN IF (sely = 0) THEN data_out = temp; ELSE data_out = c; END IF; END PROCESS p_b; END ex; 敏感信号表 两个进程通过 temp相联系 5.2.2 块(BLOCK)语句 块语句是将结构体中的并行语句组合到一起，其主要目的是改善并行语句及其结构的可读性。 块语句一般表达格式如下 [块名: ] BLOCK (表达式) [块声明项]; BEGIN 并行语句； END BLOCK [块标号]; 注：块语句一般用于较复杂的VHDL 程序中，从综合的角度看，没有实用价值。 【例6】 ARCHITECTURE behave OF test_block IS BEGIN p1 : BLOCK BEGIN aequalb = ‘1’ WHEN a=b ELSE ‘0’; agreatb = ‘1’ WHEN ab ELSE ‘0’; alessb = ‘1’ WHEN ab ELSE ‘0’; END BLOCK; END behave; 5.2.3 并行信号赋值语句 并行信号赋值语句有3种形式： 简单信号赋值语句 (2) 条件信号赋值语句 (3) 选择信号赋值语句 【例7】条件信号赋值语句 ARCHITECTURE archmux OF mux4 IS BEGIN y = a0 WHEN s=“00” ELSE a1 WHEN s=“01” ELSE a2 WHEN s=“10” ELSE a3; END archmux; 【例8】选择信号赋值语句 ARCHITECTURE archmux OF mux4 IS BEGIN WITH s SELECT y = a0 WHEN s=“00”, a1 WHEN s=“01”, a2 WHEN s=“10”, a3 WHEN OTHERS; END archmux; 是，而不是； 最后一句为； 5.2.4 生成语句(GENERATE) 生成语句有一种复制作用，它可以生成某个元件或设计单元电路完全相同的一组并行元件或设计单元电路结构。生成语句的一般表达式是： 标号： FOR 循环变量 IN 取值范围 GENERATE 说明语句； BEGIN 并行语句； END GENERATE [标号] ； 【例8】利用GENERATE语句产生4个D触发器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF_4 IS PORT (CLK ,CLRN,PRN: IN STD_LOGIC ; d : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;