[教育]FPGA设计及应用_VHDL1.pptVIP

硬件描述语言VHDL VHSIC Hardware Description Language VHSIC(Very High Speed Integrated Circuit) 1983年由美国国防部(DOD)发起创建 1987年被采纳为IEEE 1076-1987 1993年被更新为IEEE 1076-1993 VHDL最新版本是IEEE 1076-2002 硬件描述语言VHDL HDL 的出现是为了适应电子系统设计的日益复杂性。若以计算机软件的设计与电路设计做个类比： 机器码好比晶体管/MOS管； 汇编语言好比网表； 则HDL语言就如同高级语言， VHDL毕竟描述的是硬件，它包含许多硬件特有的结构。 硬件描述语言 VHDL 硬件描述语言VHDL特点 硬件描述功能强 仿真语句和库函数丰富 标准规范易于共享和复用 与硬件工艺无关 支持大规模设计的分解和已有设计的再利用 硬件描述语言VHDL设计过程： 1. 代码编写； 2. 由综合器（如Synplify，FPGA Compiler等）综合成门级网表； 3. 前仿真/功能仿真； 4. 布局/布线至某一类CPLD/FPGA中； 5. 后仿真/时序仿真； 6. 下载。 简单组合电路的VHDL描述 简单组合电路的VHDL描述 简单组合电路的VHDL描述 简单组合电路的VHDL描述 简单时序电路的VHDL描述 简单时序电路的VHDL描述 简单时序电路的VHDL描述 简单时序电路的VHDL描述 简单时序电路的VHDL描述 简单时序电路的VHDL描述 含有层次结构的VHDL描述 含有层次结构的VHDL描述 含有层次结构的VHDL描述 含有层次结构的VHDL描述 含有层次结构的VHDL描述 含有层次结构的VHDL描述 含有层次结构的VHDL描述 计数器设计 计数器设计 计数器设计 一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 半加器描述和CASE语句 全加器f_adder电路图及其实体模块 半加器描述(1)：布尔方程描述方法 LIBRARY IEEE; --USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; LIBRARY IEEE; --半加器描述(2)：真值表描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc = a b ; --a相并b，即a与b并置操作 PROCESS(abc) BEGIN CASE abc IS --类似于真值表的CASE语句 WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器声明语句 PORT ( a，b : IN STD_LOGIC; co，so :