EDA数字钟系统设计.docVIP

--Second模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY second IS PORT( clk,reset,set : in STD_LOGIC; enmin:OUT STD_LOGIC; --enmin为向分进位信号 dout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --输出信号，接数码管显示秒 END ENTITY second;ARCHITECTURE one OF second IS SIGNAL count:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL enmin_1:STD_LOGIC; --enmin_1为59秒时的进位信号 BEGIN dout=count; enmin=(enmin_1 and (not set)); --set调分允许信号，高电平有效,只有当不允许调分时 秒才能向分进位 PROCESS(clk,reset) BEGIN IF(reset=1)THEN count --若reset为1，则清零 ELSIF(clk event and clk=1)then --否则，若clk上升沿到 IF(count(3 downto 0)=1001)then --若个位计时恰好到1001即9 IF(counthen --又若count小即60 IF(countthen --且已到59 enmin_1=1;count--则置进位为1及count复0 ELSE --否则。即未到59 count=count+7; --则加7，而加6校正，+7=+1+6 END IF; ELSE --若count不小于60（即count等于或大于60） count --count复0 END IF; --END IF（count60） ELSIF(counthen --若个位计数未到1001则转此句再判 count=count+1; --若count60则count加1 enmin_1=0after 100 ns; --没有发生进位 ELSE --否则，若count不小于60 count --则count清零 END IF; --END IF（count（3 DOWNTO 0）=1001） END IF; --END IF（reset=1） END PROCESS; END architecture one; --Minute模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY minute IS PORT(clk,clkx,reset,setmin,set:IN STD_LOGIC; --clk为秒产生的进位信号 enhour:OUT STD_LOGIC; dout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY minute ; ARCHITECTURE one OF minute IS SIGNAL count : STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL enhour_1, clk2: STD_LOGIC; --enmin_1为59分时的进位信号 BEGIN