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基于多数决定逻辑非门的低功耗全加器设计 　　摘 要:全加器是算术运算的基本单元,提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计,然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成,较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器,用PSpice进行了晶体管级模拟。结果显示,这种新的全加器能正确完成加法器的逻辑功能。关键词:全加器; 多数决定逻辑非门; CMOS反向器; 低功耗 　　中图分类号:TN401-33文献标识码:A 　　文章编号:1004-373X(2010)16-0072-02 　　 　　Design of New Low-power Full Adder Based on Majority-not Gates 　　JIANG Yao-xi1, GAO Jian2 　　(1.School of Information Engineering and Automation, Kunming University of Science and Technology, Kunming 650031, China; 　　2. Company of Sword, Kunming 650223, China) 　　Abstract:A full adders is a elementary unit in arithmetic operation, so the performance improvement of the 1-bit full adder cell is a significant goa1.The concept and circuit design of low-power full adder based on majority-not gates are presented. This full-adder is mainly comprised of input capacitors and CMOS inverters. The design enjoys low power consumption, simplicity and low voltage. The new full adder was simulated with PSPICE at the transistor level. The results show that the novel structure can realize the logic function of a full adder successfully. 　　Keywords:full adder; majority-not gate; CMOS inverter; low-power consumption 　　 　　0 引 言 　　加法运算是算术运算中最基本的运算。减法、乘法、除法及地址计算这些基于加法的运算已广泛地应用于超大规模集成电路(VLSI)中。全加器是组成二进制加法器的基本组成单元,所以提高全加器的性能是提高运算器性能的最重要途径之一。 　　对于全加器结构的研究,国内外有许多相关报道[1-5],大多数研究致力于提高全加器的速度和降低其功耗。设计全加器的方法有很多种,最简单的方法是用组合门实现所需的逻辑函数,另外一种常用的方法是采用传输门实现。由于传输门具有很强的逻辑功能,且输入电容小,因而用传输门实现的全加器速度快,且结构简单。采用传输门实现的全加器比组合门实现的全加器电路要简单。但这种电路以CMOS传输门为基本单元,而不是在管子级进行设计,因而,这种全加器电路存在冗余,需进一步简化。 　　结合上面的讨论,提出一种结构更加简单,性能更好的加法器单元电路,它仅由输入电容和CMOS反向器组成,而且通过电路简化设计,克服了功耗问题。 　　本文首先提出多数决定逻辑门的概念和电路设计,然后提出了一种基于多数决定逻辑门的全加器电路设计。该全加器三个主要特征是较少的管子、工作于极低电源电压以及短路电流的消除。模拟结果表明,这种新的结构能够很好地完成全加器的逻辑功能。 　　1 多数决定逻辑非 　　1.1 多数决定逻辑非的提出 　　多数决定逻辑(Majority Logic)定义为:若逻辑1的个数大于逻辑0的个数,则输出为逻辑1;若逻辑0的个数大于逻辑1的个数,则输出为逻辑0。表1中??CO即为A,B,CI的多数决定逻辑,逻辑式表示为CO=M(A,B,CI)。?Ф嗍?决定逻辑非(Majority-not Logic)则为多数决定逻辑非函数,表1中??F=??CO??即为A,B,CI的多数决定逻辑非函数