VerilogHDL举例1.docVIP

组合逻辑设计 数据比较器 //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 `include ./compare.v //包含模块文件。在有的仿真调试环境中并不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称 module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule 仿真波形（部分）： 时序逻辑设计 2分频器 // half_clk.v: module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule 测试模块的源代码： //------------------- clk_Top.v ----------------------------- `timescale 1ns/100ps `define clk_cycle 50 module clk_Top.v reg clk_in,reset; wire clk_out; always #`clk_cycle clk_in = ~ clk_in; initial begin clk_in = 0; reset = 1; #100 reset = 0; #100 reset = 1; #10000 $stop; end half_clk half_clk(.reset(reset),.clk_in(clk_in),.clk_out(clk_out)); endmodule 仿真波形： 利用条件语句实现较复杂的时序逻辑电路 分频器将20M的时钟分频为500K的时钟。基本原理与1/2分频器是一样的，但是需要定义一个计数器，以便准确获得1/40分频 模块源代码： // --------------- fdivision.v ----------------------------- module fdivision(RESET,F20M,F500K); input F20M,RESET; output F500K; reg F500K; reg [7:0]j; always @(posedge F20M) if(!RESET) //低电平复位。 begin F500K = 0; j = 0; end else begin if(j==19) //对计数器进行判断，以确定F500K信号是否反转。 begin j = 0; F500K = ~F500K; end else j = j+1; end endmodule 测试模块源代码： //--------------- fdivision_Top.v -----------------------