(精选)数字电子技术 5 触发器课件.pptVIP

2009-8-8 2.主从JK触发器 主从JK触发器没有约束。 5.4 脉冲触发的触发器 2009-8-8 J K Q’ 主 从 S R Q Q Q’ CLK 补充： 2009-8-8 补充： J 主 从 S R K Q Q’ Q Q’ CLK 2009-8-8 (5) 列出真值表 X X X X 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 1 1 0 X X X X 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1* 1 1 1 1* 主 从 S R J K Q Q’ Q Q’ CLK 补充： 2009-8-8 主从JK脉冲触发方式的动作特点 主 从 S R J K Q Q’ Q Q’ CLK 补充： 2009-8-8 补充： 2009-8-8 J=1 K=0时，CLK＝1期间主触发器置1； CLK下降沿到达时，从触发器置1，Q*=1。 1 0 1 1 5.4 脉冲触发的触发器 2009-8-8 0 1 J=0 K=1时，CLK＝1期间主触发器置0； CLK下降沿到达时，从触发器置0，Q*=0。 0 0 5.4 脉冲触发的触发器 2009-8-8 0 0 J=0 K=0时，触发器保持原来状态不变， Q*=Q。 5.4 脉冲触发的触发器 2009-8-8 1 1 J=1 K=1时， Q=0,G7 输出0，主触发器置1，CLK↓,Q*=1； Q=1,G8 输出0，主触发器置0，CLK↓,Q*=0。 Q*=Q′ 5.4 脉冲触发的触发器 2009-8-8 JK触发器的特性表 5.4 脉冲触发的触发器 2009-8-8 具有多输入端的主从JK触发器，输入端J1和J2、K1和K2是与的关系。 5.4 脉冲触发的触发器 2009-8-8 集成主从JK触发器 低电平有效 低电平有效 CP下降沿触发 5.4 脉冲触发的触发器 2009-8-8 例5.4.2 5.4 脉冲触发的触发器 2009-8-8 脉冲触发方式的动作特点: （1）触发器翻转分两步动作：第一步，在 CLK＝1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端Q和Q′的状态改变发生在CLK下降沿。 （2）在CLK=1的全部时间里输入信号都将对主触发器起控制作用。-可引起多次翻转。 5.4 脉冲触发的触发器 2009-8-8 在Q=0时，J端出现正向干扰，在Q=1时，K端出现正向干扰，触发器的状态只能根据输入端的信号（正向干扰信号）改变一次的现象称为一次变化现象。 一次变化现象降低了主从JK触发器的抗干扰能力。 主从JK触发器在使用时要求J、K信号在CLK上升沿前加入，CLK=1期间保持不变，CLK下降沿时触发器状态发生改变。 一次变化现象： 5.4 脉冲触发的触发器 2009-8-8 例5.4.3 0 1 第二个CLK＝1期间，Q=1,J=0,K=1,主触发器被置0；虽然CLK下降沿到达时又回到K=0,但从触发器输出Q*=0. 0 1 1 第三个CLK=1期间，Q=0，J=K=1,主触发器被置1，虽然CLK下降沿到达时又回到J=0,从触发器保持输出Q*=1。 2009-8-8 为了提高可靠性，增强抗干扰能力， 希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来 时的输入信号状态，与在此前、后输入的状态没有关系。 用CMOS传输门的边沿触发器 维持阻塞触发器 用门电路tpd的边沿触发器 · · · 5.5 边沿触发的触发器 2009-8-8 1.用两个电平触发D触发器组成的边沿触发器 5.5 边沿触发的触发器 2009-8-8 利用CMOS传输门的边沿触发器 X X X 0 X 0 1 X 1 5.5 边沿触发的触发器 2009-8-8 5.5 边沿触发的触发器 2009-8-8 逻辑符号 带异步置位 、复位端的CMOS边沿触发D触发器 上升沿触发 异步置位端（高电平有效） 异步复位端（高电平有效） 5.5 边沿触发的触发器 2009-8-8 2.维持阻塞边沿触发器 多输入端 上升沿触发 低电平有效 5.5 边沿触发的触发器 2009-8-8 3. 利用传输延迟时间的边沿触发器 下降沿触发 特性表 5.5 边沿触发的触发器 2009-8-8 边沿触发器动作特点: 触发器的次态