EDA复习资料整理版.docVIP

答案由个人整理，难免有错，仅供参考！！！ 一、单项选择题：上课讲到的其它知识点，如变量与信号的含义；进程的含义；eda开放流程等；有两三道可能有一定难度。 二、名词解析：ASIC：专用集成电路、FPGA：现场可编程门阵列、IP：知识产权核或知识产权模块、JTAG：联合测试行动组、HDL：硬件描述语言、SOPC：可编程片上系统、PCB：(Process Control Block)进程控制块、RTL：寄存器传输级、LPM：可设置模块库、CPLD：复杂可编程逻辑器件、FSM：有限状态机 三、简答题：课本第一、二章后的简答题；另要明白自顶向下设计方法的优缺点。 简答题：第一章的：1-2、1-4、1-5以及“要明白自顶向下设计方法的优缺点”有可能会考，已经去除了两道题目。 第二章的：2-2、2-4（已经去除三道题目） PS：以上信息是在EDA课程答疑时，老师透露出来的，没有在的题目肯定不会考。答案自己在书上找，by xw. 四、VHDL程序改错题：主要偏重语法。 五、编程器： 组合逻辑电路：38译码和83编码 38译码： library ieee; use ieee.std_logic_1164.all; entity DECODER is PORT(A,B,C: IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); end DECODER; architecture A of DECODER is SIGNAL INDATA :STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN INDATA=CBA; PROCESS(INDATA) BEGIN CASE INDATA IS WHEN 000=Y WHEN 001=Y WHEN 010=Y WHEN 011=Y WHEN 100=Y WHEN 101=Y WHEN 110=Y WHEN 111=Y WHEN OTHERS=Y END CASE; END PROCESS; end A; 83编码 library ieee; use ieee.std_logic_1164.all; entity encode is port( d: in std_logic_vector(7 downto 0); ein : in std_logic; a0n,a1n,a2n,gsn,eon : out std_logic); end encode; architecture behav of encode is signal q : std_logic_vector(2 downto 0); begin a0n=q(0);a1n=q(1);a2n=q(2); process(d) begin if ein=1 then q=111;gsn=1;eon=1; elsif d(7)=0 then q=000;gsn=0;eon=1; elsif d(6)=0 then q=001;gsn=0;eon=1; elsif d(5)=0 then q=010;gsn=0;eon=1; elsif d(4)=0 then q=011;gsn=0;eon=1; elsif d(3)=0 then q=100;gsn=0;eon=1; elsif d(2)=0 then q=101;gsn=0;eon=1; elsif d(1)=0 then q=110;gsn=0;eon=1; elsif d(0)=0 then q=111;gsn=0;eon=1; elsif dthen q=111;gsn=1;eon=0; end if; end process; end behav; 时序逻辑电路：同步计数器与异步计数器（要明白两种计数器的差异） 同步计数器： LIBRARY IEEE;--带时钟使能的同步4位二进制减法计数器； use IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; qa,qb,qc,qd : OUT STD_LOGIC); END count; ARCHITECTURE behav OF count IS SIGNAL count_4 : STD_LOGIC_vector(3 DOWNTO 0); BEGIN Qa=count_4(0);