65nm DRAM单元访问晶体管的优化设计.docVIP

65nm DRAM单元访问晶体管的优化设计 组员： 随着集成电路特征尺寸进入纳米量级，TCAD（Technology Computer Aided Design）设计阶段中的参数提取及优化工作显得更为重要。同时，由于集成电路制程越来越复杂，需要的工艺参数也越来越多，容易导致器件的制造值与设计值之间存在偏差，因而，集成电路虚拟制造技术和可制造性设计技术已成为IC研发和工艺级及器件物理特性级仿真的重要技术手段。 本课题根据集成电路产业的发展现状，结合TCAD一体化设计与优化的技术需求，以Athena和Atlas为仿真平台，对65nmDRAM单元访问晶体管进行工艺仿真设计及参数优化设计。 一、设计要求 结合DRAM及存储器工艺自学周的内容，基于65nm工艺特征线宽，采用工艺及器件模拟工具（Sivalco）仿真实现访问晶体管设计，提交设计报告。要求： 结合DRAM的操作要求，合理设计访问晶体管的电学操作规范，如阈值电压、电源电压、字线操作电压、开态电流、关断电流、亚阈区特性和衬底偏置特性等等； 设计访问晶体管的工艺流程、仿真程序，仿真实现晶体管结构图，给出访问晶体管的结构性参数； 结合P阱、晶体管沟道及源漏结形成等关键工艺模块的优化设计，模拟访问晶体管的转移特性、输入输出特性、关断特性及衬底偏置效应，给出访问晶体管的VTH，ID,ON，I OFF，亚阈区