集成电路设计概念.pptVIP

集成电路设计概念 与目前IC技术相应的主要数据 元件数/芯片– 1000万晶体管/die 芯片面积(mm2) – 1-100mm2 硅片直径(mm) –20mm ( 8英寸)/wafer 特征线宽(μm) – 0.18μm, 90nm /CD 结深(μm) – 0.2 μm / xj 栅氧化层厚度(nm) – 5nm (50A) / d 工作电压(V) – 3.3V,1.8V 速度功耗乘积(μJ) -- 成 本 每个芯片(chip)的成本可用下式估算: 总成本 = 设计成本 + 光罩成本 + 制造成本 (暂不考虑封装测试成本) 其中Ct为芯片开发总成本 Cd 为设计成本， Cm 为光罩成本 Cp 为每片wafer上电路的加工成本 V 为总产量 y 为成品率 n 为每一大园片上的芯片数(chip数/wafer) 降低成本的方法 增大V, V=y×n×w 当批量V做得很大时, 上式前二项可以忽略, 成本主要由生产加工费用决定。 增大y: 缩小芯片面积,因为当硅片的材料质量一定时, 其上的晶格缺陷数也基本上是确定的。一个芯片上如果有一个缺陷, 那芯片功能就难以保证。芯片做得越小, 缺陷落在其上的可能性也就越小, 成品率就容易提高。 降低成本的方法(cont.) 增大n: 增大wafer尺寸( 2英寸 4英寸 5英寸 8英寸 12英寸…) 这种方法需要工艺设备更新换代的支持, 工艺设备的更新换代反过来使每一大园片的加工成本Cp也有所提高 减小芯片面积, 使得在相同直径的大圆片上可以做更多的芯片电路 这种方法会不断要求工艺特征尺寸变小(0.6um 0.35um 0.18um 0.09um…), 加工成本Cp也会有所提高 在确定工艺下减小芯片面积的方法 ① 优化的逻辑设计 -- 用最少的逻辑部件完成最多的系统功能。本课程中介绍的乘法器、平方器的优化设计就是一些典型实例。 ② 优化的电路设计 -- 用最少的器件实现特定的逻辑功能。本课程中介绍的用CMOS传输门的方法实现D触发器, 较之传统的用“与非门”的方法就可大大减少器件数目。 ③ 优化的器件设计 -- 尽量减小器件版图尺寸。器件结构要合理, 驱动能力不要有冗余。 ④ 优化的版图设计 -- 尽量充分利用版芯面积, 合理布局, 减小连线长度,减少无用区等。 封装测试成本 封装测试成本： DIP14 0.16元/颗 SOP14 0.20元/颗 SOT6 0.17元/颗 封装试样费1000元/项目 测试程序开发费2000元/项目 其他费用 光罩（掩膜板）费用 3um工艺0.4万元/块，一套板9-10块 0.6umCMOS工艺1万元/块，一套板14-15块 最小流片量 3um 5寸线， 4 wafer/批， 0.1万元/wafer 流片最低价格0.1*4 = 0.4万元 0.6um 6寸线： 25 wafer/批，0.36万元/wafer，流片最低价格0.36*25=9万元 * * * * * *