基于DDS芯片的时钟发生器.docVIP

基于DDS芯片的时钟发生器 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL）,发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。DDS＋PLL 的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。 在对DDS进行应用时，首先对DDS基本实现原理做简单的介绍，其原理框图如下图1所示： 图1 在DDS工作之前，先将波形的数据写入存储器中。DDS开始工作后，每来一次时钟，相位累加器将频率控制字K做一次累加，并且把累加结果作为相位值，对存放在数据存储器中的相位查找表进行查询。相位查找表中的数据是该波形在各个相位点时的幅度值。通过对它的查询，可以得到离散的波形信号。经过后级的D/A转换，输出数字波形。 在和存储器数据不变的情况下，如果改变相位累加器的累加步进K，则输出频率相应的发生改变，此时为： 每当相位累加器计数计满时，将产生一次计数溢出。这个溢出的速率便是输出信号的频率。频率控制字K越大，溢出便越快，相应的输出波形的频率便越快。若频率控制字K对应的相位增量为，则输出频率与时钟频率及频率控制字决定的相位增量的关系如下： 一般情况下为了提高波形相位精度N取值较大，因此直接数字频率合成具有高分辨率，超高速的频率改变，低噪声的优点，为超高速频率合成器的实现提供可能。 在系统方案设计选取上，直接将DDS 与PLL 混频，这既不会恶化DDS 输出的杂散和相噪，也不会增加PLL 设计的难度。由于PLL 的作用只是将DDS 输出上变频，提高了最终输出的频率，但是DDS的输出频率fDDS一般远远小于PLL 的输出频率fPLL，混频后输出频率为fPLL±fDDS，如果要求频率合成器的输出范围大于2 fDDS，则很难用BPF2分离混频之后的和频fPLL＋fDDS 与差频fPLL－fDDS。 系统设计及框图 图2 ?系统电路设计主要包括两个部分：一部分是在低频段(0.2-100M)，DDS电路的设计；另一部分是在高频段(100-500M)，DDS+PLL的电路设计，这部分还包括了时钟信号的选择输出。? DDS电路设计中，我们选用了美国AD公司采用CMOS技术生产的集成DDS芯片AD9852,它的参考频率最高可达到300 MHz，它具有集成度高、频谱纯高，功能强大，参考频率高等特点。 AD9852主要由时钟乘法器、相位累加器、正弦查询表、逆SINC滤波器、 D/A转换器及高速比较器等组成。外接精密时钟源时,AD9852可以输出一个频谱纯净,频率和相位都可以编程控制且稳定性良好的模拟正弦波,该信号可直接作为基准信号源；AD9852输出的正弦波也可通过其内部比较器方便地转换成方波输出作为时钟信号。其内部结构框图如下图所示： ???????????????????????????????? ???? ??图3 低频段电路设计 系统输出频率范围要求为0.2Hz～500MHz，在设计中采取分频段的方法，AD9852的最高参考频率为300MHz,根据采样定理，另考虑在实际应用中输出信号最高频率不大于参考时钟频率的40%，AD9852最高输出频率可达到120MHz。在设计中，把低频段设为0.2Hz～100MHz. ??? AD9852外部选用50MHz的晶振,通过内部倍频器6倍频，使AD9852的工作时钟达到300MHz。 ?? 在DDS的输出端，需要设计一个滤波系统，对于系统的宽带输出要求，低通滤波器是唯一的选择，低通滤波器的性能对保证采样时钟具有较低的抖动非常关键。滤波器的传输特性可用工作衰减、相移、群延迟以及插入衰减等参数来表征。 ????设计时，采用了截止特性很陡的7阶椭圆滤波器来对连续正弦波进行滤波。采用的低通椭圆滤波器的输入阻抗和输出阻抗为50Ω，截止频率120MHz。滤波器电路如图3所示，在设计中为避免引入有源器件自身电噪声，滤波器全部采用无源器件构成，模拟滤波器的设计过程主要是：根据设计要求确定滤波器类型，然后查表求归一化元件值。 ????????????????? ????????? ??图4 LC低通滤波器原理图 ???? DDS直接输出的正弦波，还需要经过比较器变为方波，才能得到所需要的系统时钟，同时也降低了DDS输出的杂散。 ????比较器的基准电压由AD9852内部的