VHDL Design-7 基本逻辑电路设计.pptVIP

第7章基本逻辑电路设计 7.1 组合逻辑电路设计 7.2 时序电路设计 7.3 存贮器 7.1 组合逻辑电路设计 简单门电路、选择器、译码器、三态门 1 二输入“与非”门电路 2 二输入“或非”门电路 3 反相器 4 三输入“与非”门电路 5 2输入“异或”门电路 7.1.2 编译码器与选择器 2 优先编码器 3 译码器 4 多路选择器 1 加法器 2 求补器 7.1.4 三态门及总线缓冲器 7.2 时序电路设计 任何时序电路都是用时钟信号作为驱动信号的。 时序电路只是在时钟信号的有效沿或电平到来时，其状态才发生变化。 因此，时钟信号通常是描述时序电路的程序的执行条件。 无论IF还是WAIT ON语句，在对时钟边沿说明时，要注明是上升沿还是下降沿。 当时钟信号作为进程的敏感信号时，在敏感信号表中不能出现一个以上信号，其它信号可以和时钟信号一起出现在敏感信号表中。 WAIT ON语句只能放在进程的最前面或最后面。 7.2.2 触发器 7.2.3 寄存器 7.2.4 计数器 7.3 存贮器 分类：只读存贮器、随机存贮器 (3) 六十进制计数器 4位二进制计数器构成1位BCD十进制计数器，六十进制计数器可由两位十进制计数器连接。 第一个进程处理个位计数 第二个进程处理十位计数 第三个进程处理进位输出Co 2 异步计数器——行波计数器 上一位计数器输出作为下一位计数器的时钟信号，各级级联构成异步计数器。与同步计数器最大的不同是时钟脉冲的提供方式。电路简单，但计数延迟增加。 7.3.1 存贮器描述中的共性问题 1 存贮器的数据类型 存贮器在结构上由众多存贮单元组成，按顺序排列，各单元又由若干二进制位构成，用以存放数据。这种结构与数组结构类似，相以用数组来描述存贮器存放数据的结构。 每存贮单元存放的数可用不同VHDL数据类型描述，如 TYPE memory IS ARRAY(0 TO 63) OF INTEGER; 这是一个元素用整数表示的数组，用它描述存贮器存储数据的结构。 SUBTYPE word IS STD_LOGIC_VECTOR(k-1 DOWNTO 0); TYPE memory IS ARRAY(0 TO 2 * * w-1) OF word; 这是一个元素用位矢量表示的数组，用它描述存贮器存储数据的结构。K表示存贮单元二进制位数,w表示数组的元素个数。 2 存贮的初始化 在用VHDL语言描述ROM时，其内容应在仿真时事先读到ROM中，这就是存贮器的初始化。这个过程要依赖外部文件读取,即TEXTIO。 ROM初始化在系统加电后只执行一次，仿真时RAM也可以用同样的方法进行初始化。 注意： 3) 时钟边沿的描述 在对时钟边沿说明时，一定要注明是上升沿还是下降沿。我们可以利用时钟信号的属性描述来达到注明边沿的目的。 (a)时钟脉冲的上升沿描述 (b)时钟脉冲下降沿描述 边沿检出条件统一描述： 2 触发器的同步和异步复位 同步复位 当复位信号有效且在给定的时钟边沿到来时，触发器才被复位 2) 异步复位 一旦复位信号有效，触发器就被复位 1 锁存器 锁存器根据触发边沿、复位和预置方式以及输出端多少的不同可以有多种形式的锁存器。 1) D锁存器 上升沿触发的D锁存器： 2） 异步复位D锁存器 3） 异步复位/置位D锁存器 优先级，置位最高，复位次之，时钟最低 4） 同步复位D锁存器 2 JK触发器 优先级：置位最高于复位，与真值表不一致 与真值表一致的程序 寄存器一般由多位触发器连接而成，通常有锁存寄存器和移位寄存器之分。 1 串入串出移位寄存器 该八位移位寄存器由八个D触发器构成，由GENERATE语句和D触发器的描述可以方便地生成VHDL程序 不用GENERATE语句，直接用信号的连接编写VHDL程序 注意：信号代入语句和变量赋值的区别。 信号代入语句中，被代入的信号量的值在当时并没改变，直到进程结束才同时发生（代入语句是并行同时语句） 变量赋值语句中，被赋值的变量的值会立即改变，因而不能用在这里 2 循环移位寄存器 din: 数据输入端 dout:数据输出端 enb: 移位数据输出控制 clk:时钟信号输入 s: 移位位数控制输入端 当enb=1时，根据移位位数确定在时钟脉冲作用下循环左移几位，用VHDL语言描述时要调用包集合CPAC中的循环左移过程。 CPAC循环移位过程VHDL语言描述： 八位循环移位寄存器VHDL语言描述： 3 八位并行装载移位寄存器74166（带清零） VHDL语言描