锁相频率合成器的设计和制作.pdfVIP

一、项目要求： 采用集成芯片 CD4046 和可预制数分频器芯片等制作一个锁相频率合成器电路。 二、设计要求： 1、输出频率范围：100KHz300kHz 2、频率间隔： 10kHz 3、输出频率点数： 21个 4、频率稳定度：10-5 5、输出信号：方波或正弦波 三、设计思想： 原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编 程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f2，输入锁 相环的相位比较器（PC）。锁相环的VCO输出信号经可编程分频器（N分频）后输入 到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到： f1/M=f2=f3/N=f4 故 f3=Nf2 (f2为基准频率) 当N变化时，或者N/M变化时，就可以得到一系列的输出频率f3。 图1原理框图 （一）、标准信号源的设计 方法一：采用无源晶振起振 CD4049引脚图 ： 信号源发生器电路图 ： 采用CMOS CD4049:六反相缓冲器转换器和1M晶振以及电容电阻组成1MHz振荡器。 工作原理： 1M晶振等效为电感，与C1，C2组成电容三点式振荡电路；非门和R1实现一个NPN的 三极管。5404非门必需要一个电阻，不然它处于饱和截止区，而不是放大区，R1 相当于三极管的偏置作用，让5404处于放大区域，那么5404就是一个反相器，这 个就实现了NPN三极管的作用，NPN三极管在共发射极接法时也是一个反相器。如 下图所示： 一个正弦振荡电路要振荡的条件，起振系统放大倍数大于1，这个容易实现， 相位满足2nπ，与晶振振荡频率相同的很小的振荡就被放大了。接下来主要讲 解这个相位问题： 5404因为是反相器，也就是说实现了180°移相，那么就需要C1 ，C2和Y1实现180°移相就可以，而当C1，C2，Y1形成谐振时，能够实现180移相。 方法二：直接采用有源晶振起振 无源晶振是有2个引脚的无极性元件，需要借助于时钟电路才能产生振荡信 号，自身无法振荡起来，所以“无源晶振”这个说法并不准确；有源晶振有4只引脚 ，是一个完整的振荡器，其中除了石英晶体外，还有晶体管和阻容元件，因此体 积 大。 有源晶振实物图 有源晶振引脚图 注：有个点标记的为1脚，按逆时针（管脚向下）分别为2、3、4。 有源晶振通常的用法：一脚悬空，二脚接地，三脚接输出，四脚接电压。 （二）、M分频的设计 CD4518引脚图: 实验原理图: 本次课程设计采用的是1M的晶振，最终需要的是10KHZ的标准信号，因此中间需 要设计个100分频的分频器，即M=100. CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。 CD4518引脚功能(如上图)：1CP、2CP：时钟输入端。 1CR、2CR：清除端。 1EN、2EN：计数允许控制端。 1Q1～1Q4：计数器输出端。 2Q1～2Q4：计数器输出端。 Vdd ：正电源。Vss ：地。该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10 脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。 CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信 号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP 端为低吨平（0）,同时复位端Reset也保持低电平（0）,只有满足了这些条件时,电 路才会处于计数状态.否则没办法工作。每单个单元有两个时钟输入端CLK和EN， 可用时钟脉冲的上升沿或下降沿触发。 CD4518工作方式：采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1 翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1= Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一 个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉 冲，计数单元便自动恢复到“0”态。 分析实验原理图： 按上图所连接