北大数字集成电路教程5verilog的符号标识课件.pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第五章 Verilog的词汇约定(Lexical convention) 理解Verilog中使用的词汇约定 认识语言专用标记(tokens) 学习timescale 学习内容： 术语及定义 空白符：空格、tabs及换行 Identifier: 标志符，Verilog中对象(如模块或端口)的名字 Lexical: 语言中的字或词汇，或与其相关。由其文法（grammar)或语法(syntax)区分。 LSB：最低有效位(Lease significant bit) MSB：最高有效位(Most significant bit) 空白符和注释 module MUX2_1 (out, a, b, sel); // Port declarations output out; input sel, // control input b, /* data inputs */ a; /* The netlist logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1. */ not (sel_, sel); and (a1, a, sel_), (b1, b, sel); // What does this line do? or (out, a1, b1); endmodule 格式自由 使用空白符提高可读性及代码组织。Verilog忽略空白符除非用于分开其它的语言标记。 多行注释，在/* */内 单行注释 到行末结束 整数常量和实数常量 整数的大小可以定义也可以不定义。整数表示为： size’basevalue 其中 size ：大小，由十进制数表示的位数(bit)表示。缺省为32位 base：数基，可为2(b)、8(o)、10(d)、16(h)进制。缺省为10进制 value：是所选数基内任意有效数字，包括X、Z。 实数常量可以用十进制或科学表示法表示。 Verilog中，常量(literals)可是整数也可以是实数 12 unsized decimal (zero-extended to 32 bits) H83a unsized hexadecimal (zero- extended to 32 bits) 8b1100_ 0001 8-bit binary 64hff01 64-bit hexadecimal (zero- extended to 64 bits) 9O17 9-bit octal 32bz01x Z-extended to 32 bits 3’b1010_ 1101 3-bit number, truncated to 3’b101 6.3 decimal notation 32e- 4 scientific notation for 0.0032 4.1E3 scientific notation for 4100 整数常量和实数常量 整数的大小可以定义也可以不定义。整数表示为： 数字中（_）忽略，便于查看 没有定义大小(size)整数缺省为32位 缺省数基为十进制 数基(base)和数字(16进制)中的字母无大小写之分 当数值value大于指定的大小时，截去高位。如 2’b1101表示的是2’b01 实数常量 实数可用科学表示法或十进制表示 科学表示法表示方式： 尾数e或E指数， 表示： 尾数×10指数 字符串（string) 字符串要在一行中用双引号括起来，也就是不能跨行。 字符串中可以使用一些C语言转义(escape)符，如\t \n 可以使用一些C语言格式符(如%b)在仿真时产生格式化输出： ”This is a normal string” ”This string has a \t tab and ends with a new line\n” ”Thi