北大数字集成电路教程8verilog的延时模型课件.pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第8章 延时模型 学习内容： 如何说明块延时 如何说明分布延时 如何说明路径延时 怎样在模块中说明时序检查 标准延时格式SDF（Standard Delay Format) 术语及定义 模块路径(module path): 穿过模块，连接模块输入(input端口或inout端口）到模块输出(output端口或inout端口）的路径。 路径延时(path delay)：与特定路径相关的延时 PLI：编程语言接口，提供 Verilog数据结构的过程访问。 时序检查(timing check)：监视两个输入信号的关系并检查的系统任务，以保证电路能正确工作。 时序驱动设计(timing driven design)：从前端到后端的完整设计流程中，用时序信息连接不同的设计阶段 延时模型类型(Delay Modeling Types) 延时有三种描述模型： 将全部延时集中到最后一个门 延时分布在每一个门上 用专用块说明每一个路径pin-to-pin延时 典型的延时说明： Delay from A to O = 2 Delay from B to O = 3 Delay from C to O = 1 分布延时 块延时 路径延时 块延时(Lumped Delay) 块延时方法是将全部延时集中到最后一个门上。这种模型简单但不够精确，只适用于简单电路。因为当到输出端有多个路径时不能描述不同路径的不同延时。 可以用这种方法描述器件的传输延时，并且使用最坏情况下的延时(最大延时）。 `timescale 1ns/ 1ns module noror( Out, A, B, C); output Out; input A, B, C; nor n1 (net1, A, B); or #3 o1 (Out, C, net1); endmodule 用块延时描述时，不同路径的延时完全相同，左边例中各路径延时为： A - Out is 3 ns B - Out is 3 ns C - Out is 3 ns 分布延时(Distributed Delays) 分布延时方法是将延时分散到每一个门。在相同的输出端上，不同的路径有不同的延时。分布延时有两个缺点： 在结构描述中随规模的增大而变得异常复杂。 仍然不能描述基本单元(primitive)中不同引脚上的不同延时。 `timescale 1ns/ 1ns module noror( Out, A, B, C); output Out; input A, B, C; nor #2 n1 (net1, A, B); or #1 o1 (Out, C, net1); endmodule 这种描述方法描述的不同路径的延时。例中各路径延时为： A - Out is 3 ns B - Out is 3 ns C - Out is 1 ns 模块路径延时(Module Path Delays) module noror( O, A, B, C); output O; input A, B, C; nor n1 (net1, A, B); or o1 (O, C, net1); specify (A = O) = 2; (B = O) = 3; (C = O) = 1 endspecify endmodule 例中各路径延时为： A - Out is 2 ns B - Out is 3 ns C - Out is 1 ns 在专用的specify块描述模块从输入端到输出端的路径延时。 精确性：所有路径延时都能精确说明。 模块性：时序与功能分开说明 路径必须括 在圆括号内 结构描述的零延时反馈(Loop) 当事件队列中所有事件结束时仿真前进一个时片。在某种零延时反馈情况下，新事件在同一时片不断的加入，致使仿真停滞在那个时片。 若在结构描述中出现从输出到输入的零反馈情况，多数仿真器会检测到这个反馈并产生错误信息。Verilog的lint checker对这种情况会提出警告。 解决这个问题的方法是在电路中加入分布延时。路径延时不能解决零延时振荡问题，因为输出信号在反馈前不会离开模块。 精确延时控制 在Verilog中，可以： 说明门和模块路径的上升(ris