北大数字逻辑Verilog15节.pptVIP

VCD数据库 用户可以用$dump*系统任务打开一个数据库，保存信号并控制信号的保存。除$dumpvars外，其它任务的作用都比较直观。 $dumpvars将在后面详细描述。 必须首先使用$dumpfile系统任务，并且在一次仿真中只能打开一个VCD数据库。 在仿真前(时间0前)必须先指定要观测的波形，这样才能看到信号完整的变化过程。 仿真时定期的将数据保存到磁盘是一个好的习惯，万一系统出现问题数据也不会全部丢失。 VCD数据库不记录仿真结束时的数据。因此如果希望看到最后一次数据变化后的波形，必须在结束仿真前使用$dumpall。 VCD数据库是仿真过程中数据信号变化的记录。它只记录用户指定的信号。 $dumpvars $dumpvars[( levels, scope*)]; scope可以是层次中的信号，实例或模块。 仿真时所有信号必须在同一时间下使用$dumpvars。 就是说可以使用多条$dumpvars语句，但必须从同一时间开始。如： initial begin $dumpfile (“verilog. dump”); $dumpvars (0, testfixture.a); #1 $dumpvars (0, testfixture.b); end $dumpvars语法： 此语句将引起一个警告信息并被忽略 $dumpvars $dumpvars; // Dump所有层次的信号 $dumpvars (1, top); // Dump top模块中的所有信号 $dumpvars (2, top. u1); // Dump实例top. u1及其下一层的信号 $dumpvars (0, top. u2, top. u1. u13. q); // Dump top.u2及其以下所有信号，以及信号top. u1. u13. q。 $dumpvars (3, top. u2, top. u1); // Dump top. u1和top. u2及其下两层中的所有信号。 用下面的代码可以代替前面test fixture的$monitor命令: initial begin $dumpfile (“verilog. dump”); $dumpvars (0, testfixture); end 要给$dumpvars提供层次(levels)及范围(scope)参数，例如 复习 Verilog的基本构建模块是什么？是如何构成一个系统的？ module怎样与其它模块通信？ 仿真时两个性质不同的模块是什么？ 在test fixture中两类不同的过程语句是什么？它们有什么不同？ 用什么方法能以文本格式显示仿真结果？ module是基本构建单元。在module中实例化另一个module可以构成一个复杂的层次化系统。 module之间通过端口的连接进行互相通信 两个模块是设计模块和激励模块。设计模块又称为DUT，激励模块又称为testbench或test fixture。测试模块用于设计模块验证 在testbench中用到的两类过程语句是initial和always。其不同处是initial只执行一次，而always循环执行。 $monitor语句以文本格式显示仿真结果 第五章 Verilog的词汇约定(Lexical convention) 理解Verilog中使用的词汇约定 认识语言专用标记(tokens) 学习timescale 学习内容： 术语及定义 空白符：空格、tabs及换行 Identifier: 标志符，Verilog中对象(如模块或端口)的名字 Lexical: 语言中的字或词汇，或与其相关。由其文法（grammar)或语法(syntax)区分。 LSB：最低有效位(Lease significant bit) MSB：最高有效位(Most significant bit) 空白符和注释 module MUX2_1 (out, a, b, sel); // Port declarations output out; input sel, // control input b, /* data inputs */ a; /* The netlist logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1. */ not (sel_, sel); and (a1, a, sel_), (b1, b, sel)