微电子学概论Chap03单元.pptVIP

作业：给出下列表达式的CMOS电路 OUT = D + A ? (B + C) D A B C D A B C OUT = D + A ? (B + C) E/E非饱和负载反相器 Vdd Vo Vss Vi Ml Me VggVdd+Vte （c）.耗尽负载反相器（E/D） 栅漏短接的E/D反相器： 工作情况与E/E非饱和负载反相器特性相同，这里不再介绍了。 Vdd Vo Vss Vi Ml Me 栅源短接的E/D反相器 Vss Vo Vi Vdd Ml Me E/R、E/E、E/D反相器都是有比电路(ratioed gate): 即输出低电平和驱动管的尺寸有关。 （d）CMOS反相器（一对互补的MOSFET组成） Vi为低电平时：Tn截止，Tp导通，Voh=Vdd Vi为高电平时：Tn导通，Tp截止，Vol=0 3. CMOS反相器电压传输特性VTC Vin (V) Vout (V) CMOS反相器电压传输特性VTC Vin (V) Vout (V) NMOS截止 PMOS线性 NMOS饱和 PMOS线性 NMOS饱和 PMOS饱和 NMOS线性 PMOS饱和 NMOS线性 PMOS截止 a b c d e f 0≤ViVtn时： N管截止 P管线性（ViVtnVo+Vtp） P管无损地将Vdd传送到输出端：Vo=Vdd， 如图a－b段。 Vtn≤ViVo+Vtp时： N管饱和 P管线性 如图b—c段 Vo+Vtp≤Vi≤Vo+Vtn时： N管饱和 P管饱和 Vo与Vi无关(Vo与Vi的关系为一条垂直线)，称为CMOS反相器的阈值电压Vth，或转换电压，如图c—d段。 Vo+VtnVi≤Vdd+Vtp时： N管线性 P管饱和 如图d—e段。 Vdd+VtpVi≤Vdd时： N管线性 P管截止 Vo=0 如图e—f段。 CMOS反相器有以下优点： （1）传输特性理想，过渡区比较陡 （2）逻辑摆幅大：Voh=Vdd, Vol=0 （3）一般Vth位于电源Vdd的中点，即Vth=Vdd/2，因此噪声容限很大。 （4）只要在状态转换为b——e段时两管才同时导通，才有电流通过，因此功耗很小。 （5）CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，而不象单管那样为保证Vol足够低而确定p、n管的尺寸，因此CMOS反相器是无比（Ratio-Less）电路。 VDD GND NMOS (2/.24 = 8/1) PMOS (4/.24 = 16/1) metal2 metal1 polysilicon In Out metal1-poly metal2-metal1 via metal1-diff via pdiff ndiff CMOS反相器版图（Layout） 各种反相器对比 希望反相器的过渡区越陡越好，CMOS反相器最接近于理想反相器。 Vdd Vi Vdd Vdd-Vt Vol Vo 理想波形 CMOS 反相器 E/D 反相器 E/R 反相器 E/E 饱和负载 4. CMOS基本逻辑门 CMOS通用结构： VDD F(In1,In2,…InN) In1 In2 InN In1 In2 InN PUN PDN PMOS only NMOS only … … 串连的NMOS可构造AND函数 并联的NMOS可构造OR函数 X Y A B Y = X if A and B X Y A B Y = X if A OR B NMOS Transistors pass a “strong” 0 but a “weak” 1 串连的PMOS可构造NOR函数 并联的PMOS可构造NAND函数 X Y A B Y = X if A AND B = A + B X Y A B Y = X if A OR B = AB PMOS Transistors pass a “strong” 1 but a “weak” 0 CMOS与非门（NAND） CMOS或非门（NOR） CMOS复合逻辑门 5. CMOS闩锁效应 由于寄生的可控硅效应引起CMOS电路的电源和地之间的短路，使CMOS集成电路失效。 防止latch-up的方法： 使N沟器件远离N阱，减小横向NPN管的b值；但会是芯片面积增大。 使Rnwell和Rpsubs尽量小； 使用尽量多的阱接触孔和衬底接触孔； 对于大电流器件使用保护环： PMOS管周围加接电源的N+保护环； NMOS管周围加接地的P+保护环； 大多数情况下，通过仔细地设计版图可以消除latch-up。 3.4 影响集成电路性能的因素和发展趋势 器件的门延迟： 迁移率 沟道长度