时钟管理器硬核处理器系统HPS技术参考手册TRM.PDF

2. 时钟管理器 November 2012 cv_54002-1.2 cv_54002-1.2 硬核处理器系统 (HPS) 时钟生成集中在时钟管理器中。时钟管理器负责提供软件可编 程时钟控制以配置 HPS 中生成的所有时钟。时钟是以时钟组的形式来组织的中。一个 时钟组是产生于相同时钟源的一组时钟信号。锁相环 (PLL) 时钟组的时钟源是一个通 用 PLL 电压控制振荡器 (VCO)。 时钟管理器的功能 时钟管理器提供以下功能 : ■ 生成和管理 HPS 中的时钟 ■ 包含下列 PLL时钟组 : ■ Main( 主 )—包含Cortex™-A9微处理器单元 (MPU)子系统、level 3 (L3)互联、 level 4 (L4) 外围总线和调试的时钟 ■ Peripheral( 外设 )— 包含 PLL 驱动的外设时钟 ■ SDRAM— 包含 SDRAM 子系统的时钟 ■ 支持缩放 MPU子系统时钟而无需禁用外设和 SDRAM时钟组 ■ 生成时钟门控逻辑 (gate control) 用于使能和禁用大部分时钟 ■ 在下列事件中初始化和排序时钟 : ■ 冷复位 ■ 热启动时来自复位管理器的安全模式请求 ■ 支持软件编程时钟特性 , 例如本章稍后讨论的以下项目 : ■ SDRAM 和外设PLL 的输入时钟源 ■ 每个 PLL 的倍频范围、分频范围和 6 个后端缩放计数器 (post-scale counter) ■ SDRAM PLL 输出的输出相位 ■ 每个 PLL 的 VCO 使能 ■ 每个 PLL 的旁路模式 ■ 关断所有 PLL 时钟组中的单个时钟 ■ 清除每个 PLL 的失锁状态 (loss of lock status) ■ 硬件管理时钟的安全模式 ■ 通用 I/O (GPIO) 去抖时钟分频 (General-purpose I/O (GPIO) debounce clock divide) ■ 支持软件观察所有可写寄存器的状态 © 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at /common/legal.html. Altera wa