触发器,寄存器,_记数器和简单处理器.pptVIP

D触发器的Verilog HDL编程 * module flipflop (D, Clk, Q); input D, Clk; output reg Q; always @(posedge Clk) Q = D; endmodule 图形符号 D Q Q 上升沿触发的D触发器（Edge-Triggered D Flip-Flop) * 图形符号 D Q Q Q Q D clock 1 2 3 4 5 6 P1 P3 P2 P4 可以完成与主从触发器相同的任务 只使用6个与非门，因此用的晶体管较少 有清零端和预置信号的D触发器（D Flip-Flop with Clear and Preset) * 图形符号 D Q Q Q Q Clear Preset Clear Clear Preset Clear 沿触发的D触发器（Edge-Triggerd D Flip-Flop) * 图形符号 Q Q D clock Preset Clear D Q Q Clear Preset Clear D Q Q Clear D clk D触发器的Verilog HDL编程 * D Q Q Reset module flipflop (D, Clk, Reset, Q); input D, Clk, Reset; output reg Q; always @(negedge Reset or posedge Clk) begin if (!Reset) Q =0; else Q = D; end endmodule RS触发器（RS Flip-Flop) * 图形符号 R Q Q S reset 1 0 1 0 H 记忆 Qn Qn 0 0 H - 1 Q 输出 禁止 - 1 1 H set 0 0 1 H Qbar R S CLK 动作 输入 - RS触发器 = 具有Reset和Set功能的触发器 JK触发器（JK Flip-Flop) * - JK触发器 = 改善RS触发器 0 1 0 1 Q(t) 0 0 1 x 1 1 1 1 0 1 1 Q(t) x x 0 Q(t+1) R S clock RS触发器的特征表 JK触发器的特征表 0 1 0 1 Q(t) 0 0 1 Q(t) 1 1 1 1 0 1 1 Q(t) x x 0 Q(t+1) K J clock JK触发器（JK Flip-Flop) * D Q Q clk Q Q K 1 1 0 0 J 0 1 Q(t) 0 Q(t) 1 1 0 Q(t+1) K 特征表 J D = JQ + KQ JK触发器（JK Flip-Flop) * D Q Q clk Q Q K 1 1 0 0 J 0 1 Q(t) 0 Q(t) 1 1 0 Q(t+1) K 特征表 J 图形符号 J Q Q K JK触发器的Verilog HDL module JKff (CLK,J,K,Q); input CLK, J, K; output Q; reg Q; always @(posedge CLK) case ({J,K}) 2b01: Q = 0; // J=0,K=1 == Q=0 2b10: Q = 1; // J=1,K=0 == Q=1 2b11: Q = ~Q; // J=1,K=1 == Q=~Q endcase endmodule JK触发器的Verilog HDL (reset, set 功能） module JKff (CLK,J,K,Reset,Set,Q); input CLK, J, K, Reset, Set; output Q; reg Q; always @(posedge CLK or posedge Reset or posedge Set) if (Reset) Q = 1b0; else if (Set) Q = 1b1; else case ({J,K}) 2b01: Q = 0; // J=0,K=1 == Q=0 2b10: Q = 1; // J=1,K=0 == Q=1 2b11: Q = ~Q; // J=1,K=1 == Q=~Q endcase end