PLL电路设计与制作.pdfVIP

第四章 PLL 电路的设计与制作 在通信机等所使用的振荡电路，其所要求的频率范围要广， 频率的稳定 度要高。 在上章中所介绍的 LC 振荡电路的频率变化为改变电感值或电容值，为了达到振 荡频率的稳定，除了电路的构成要注意以外， 必须选择最适当的零件。 但是，无论多好的LC 振荡电路，其频率的稳定度，都无法与晶体振荡电路比 较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。 如果采用 PLL(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的 振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机 的调谐电路上，以及 CD 唱盘上的电路。 4-1PLL 电路的基本构成 PLL 电路的概要 图 1 所示的为 PLL 电路的基本方块图。此所使用的基准信号为稳定度很高的晶 体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与 VCO (Voltage Controlled Oscillator ……电压控制振荡器)的相位比较。如果此两个信号之间有 相位差存在时，便会产生相位误差信号输出。 (将 VCO 的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率 为一致。) 利用此一误差信号，可以控制 VCO 的振荡频率，使 VCO 的相位与基准信 号的相位(也即是频率)成为一致。 PLL 的构成 PLL 可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基 准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体 振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图 1 的PLL 基本构成中，可以知道其是由VCO，相位比较器，基准频率振 荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr ，VCO 的频率为 fo 。 在此一电路中，假设 frfo 时，也即是VC0 的振荡频率 fo 比fr 低时。此时的相 位比较器的输出PD 会如图 2 所示，产生正脉波信号，使 VCO 的振荡器频率提高。 相反地，如果frfo 时，会产生负脉波信号。 (此为利用脉波的边缘做二个信号的比较。如果有相位差存在时，便会产生正 或负的脉波输出。) 此一 PD 脉波信号经过回路滤波器(LoopFilter)的积分，便可以得到直流电 压VR，可以控制VCO 电路。 由于控制电压 r 的变化，VCO 振荡频率会提高。结果使得 fr=f 。在f 与f 的相 位成为一致时，PD 端子会成为高阻抗状态，使 PLL 被锁栓(Lock)。 相位比较器的工作原理 此所说明的相位比较器为相位．频率比较器(PFC：Phase-Frequency Comparator)之型式，后述之LSI MC 145 163P 便内藏有此一电路。 此一型式的相位此较器并非只做相位的比较，也即是，并非只做 之比较，在频率 f 不同的场合，也可以做为频率比较器工作原理。 所谓相位差利时△与时间 t 的关系为 在只做相位检出的场合，例如，可能分辨不出是延迟 300°或前进 60° 。可是， 在相位-频率比较器中，如果 frfo 则被视为是相位延迟。 回路滤波器的选择方法 回路滤波器的时间常数与 PLL 控制的良否有很大的关系。其详细的计算方法虽 然不在此说明，但是，基准频率 fr 为 l0kHz 时，输往回路滤波器的脉波周期为 0.1mS。 为了保持电压值 VR 而增大回路滤波器的时间常数时，便无法追踪 VCO 的振 荡频率的变化。如果时间常数太小时，会在 VR 上出现涟波，使 PLL 的稳定度恶 化。 因此，根据经验，回路滤波器的时间常数，选择大约为基准频率的周期(1/fr) 的 数百倍。在此选择约为数十 mS。 4-2PLL-VCO 的设计·制作第一部分 在此说明以晶体振荡器做为基准振荡器，将其与 VCO 以及PLL 电路组合成 为信号产生器的情形也被称为频率合成器。 此一 PLL-VCO