单片机结构与系统扩展2.pptVIP

1.3 系统总线 1.3.1 总线结构 为什么要使用总线（Bus）？ 如图所示，CPU和3个8位的存储器连接，均采用并行通讯方式，有什么问题？ 使用总线结构的原因 采用上述的连接方式，假设CPU和50个存储器相连，需要400条连接线。 弊病：电路极其复杂，不能随意扩展。为克服这一弊病，计算机系统中采用了总线结构。一般包括以下三类： 数据总线 地址总线 控制总线 一.数据总线 优点：电路简单，不论有多少存储器，只要8条数据线，容易扩展。数据总线的宽度直接关系着CPU的运算能力和运行速度。 问题：CPU如何选择（识别）存储器？ 二.地址总线 CPU通过地址总线送出该存储器的地址号，通过地址译码电路使相应的开关闭合，使CPU可和选中的存储器单独进行数据传递。只有和CPU送出地址码对应的存储器才能占用数据总线。 思考：16根地址线的寻址范围是多少？ 三.控制总线 读写信号、ALE信号（地址锁存信号） 等。 8098扩展方法与控制总线作用 A8-A15高8位地址总线，一般用来选择芯片。 由于AD0-AD7是地址数据复用，需要用锁存器锁住地址输出，ALE即锁存信号。 控制总线RD和WR为低电平有效。 8098扩展举例 8098CPU如何识别2764和6264？（片选线是哪根？） 控制线如何连接？ 1.3.2 系统总线工作方式 一.地址/数据总线 CPU的外部地址／数据总线由P3、P4口构成。地址线有16条，数据线有八条。 低八位地址线和数据线分时复用。P3.0~P3.7对应AD0~AD7，P4.0~P4.7对应A8~A15。 CPU操作外部地址／数据总线时，先送出相应的16位地址（P3.0~P3.7为低八位，P4.0~P4.7为高八位），然后P3.0~P3.7变成数据总线，送出数据或接收数据，此时P4.0~P4.7仍为高八位地址。 地址/数据总线时序图 问题：当CPU的低八位地址／数据总线作为数据总线时，低八位的地址信号就消失了，但对于存储器来说，在整个读写过程中在存储器的地址线上，地址信号必须有效，如何在外部存储器的地址线保存CPU送出的地址信号？ 地址 数据 P3.0~P3.7 P4.0~P4.7 地址 锁存器74LS373和ALE信号 D端（D0~D7）：8条输入线； Q端（Q0~Q7）：8条输出线； OE端：片选端，片选端无效，任何输入输出线都处于高阻态； LE端 ：锁存信号端，当LE信号为高电平时，D端的信号传送到Q端，当LE信号由高电平变成低电平时，Q端的数据被锁存，这时不管D端的数据如何变化，Q端的数据都维持下降沿时刻的值不变，直到锁存信号再次变为高时，D端的数据又可以传送到Q端。 74LS373真值表 利用74LS373和ALE信号，分离低八位地址线和数据线 8098 P3.0 P3.7 P4.7 P4.0 D0 D7 OE LE Q0 Q7 ALE 数据总线（8条） 低八位 地址总线 高八位 地址总线 ALE信号和地址/数据总线的关系 当CPU操作外部总线时，首先在P3.0~P3.7和P4.0~P4.7送出地址信号，当地址信号已经出现在地址总线上以后，ALE信号变为高电平，可以使低八位地址信号从锁存器的D端传递到Q端，在地址信号消失前，ALE信号出现下降沿，将地址信号锁存在锁存器的Q端，这样当低八位地址总线变为数据总线时，在锁存器的Q端还有有效的低八位地址信号。 地址 数据 P3.0~P3.7 P4.0~P4.7 地址 ALE 二.控制总线 控制总线包括WR（写信号）、RD（读信号）、READY（总线沿时信号） 8098CPU读时序 地址 数据 P3.0~P3.7 P4.0~P4.7 地址 RD的下降沿通知外部存储器，CPU为读操作，请求外部存储器发送数据 CPU依靠RD的上升沿将数据从总线上存入CPU内部 RD 8098CPU写时序 地址 数据 P3.0~P3.7 P4.0~P4.7 地址 WR的下降沿通知外部存储器，CPU为写操作，通知外部存储器准备接收数据 外部存储器靠WR的上升沿将数据从总线上存入相应的存储单元 WR 关于总线延时 当CPU和一个读写速度慢的存储器之间进行读写操作时，有可能出现下列情况 在读操作中，当RD变为上升沿时，而外部存储器还来不及送出数据。 在写操作中，当WR信号变为上升沿时，外部存储器来不及存储CPU送出的数据。 这时可以通过READY信号，将读写信号的宽度适当沿长，以适应外部存储器的读写速度。 关于总线延时 READY信号是一个输入信号，由外部存储器向CPU提出总线延时申请，如果外部存储器想提出总线延时，可通过适当的电路使READY信号变成低电平，当CPU一旦检测到READY信号变成低电平后，CPU就会沿长WR和RD信号的宽度。延长的时间由两个条件决定，而且取两条件的交集：