电子技术课程设计报告-数字时钟电路的设计汇.doc

电子技术课程设计报告 设计课题： 数字时钟电路的设计 专业班级： 电气自动化技术1001 学生姓名： 指导教师： 设计时间： 2011年9月 数字电子钟的设计 一、设计内容和要求 1．时钟的“时”要求用两位显示并用二十四小时制显示。 2．时钟的“分”、“秒”要求各用两位显示。 3. 编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 二、方案设计与论证 数字电子钟是由多块数字集成电路构成的，其中有振荡器，分频器，校时电路，计数器，译码器和显示器六部分组成。振荡器和分频器组成标准秒信号发生器，不同进制的计数器产生计数，译码器和显示器进行显示，通过校时电路实现对时，分的校准。 数字时钟基本原理的逻辑框图如下所示： 由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入计数器，计数结果经过“时”、“分”、“秒”，译码器，显示器显示时间。 其中振荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示电路组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”，“分”、“秒”的数字显示出来。“时”显示由十二进制计数器，译码器，显示器构成；“分”、“秒”显示分别由六十进制的计数器，译码器，显示器构成。 可以在任意时刻校准时间，只用一只按钮开关实现，要求可靠方便，校时电路实现对时，分的校准。 能以音响自动正点报时，12小时循环一次；要求第一响为正点，以后每隔一秒或半秒钟响一下，几点钟就响几下。 秒信号要求考虑时间精度，采用石英晶体振荡器经分频器产生。 三、单元电路设计与参数计算 1.振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时器的精度越高。 在本设计中振荡器采用的是由集成电路555与RC组成的多谐振荡器。其电路图如下图2-1-1： 接通电源后，电容C1被充电， 上升，当上升到大于2/3时，触发器被复位，放电管T导通，此时为低电平，电容C1通过和T放电，使下降。当下降到小于1/3时，触发器被复位，反转为高电平。电容器C1放点结束，所需时间为： 当C1放点结束时，T截止，VCC将通过R1、R2向电容器C充电，vC由1/3VCC上升到2/3VCC所需的时为 当vC上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为 本设计中，由电路图和f的公式可以算出，微调R3=60k左右，其输出的频率为f=1000Hz. 2.分频器 本设计中，由于振荡器产生的信号频率太高，要得到标准的秒信号，就需要对所得的信号进行分频。这里所采用的分频电路是由3个总规模计数器74LS90来构成的3级1/10分频。 其电路图如下图所示: 从图可以看出，由振荡器的1000Hz高频信号从U1的14端输入，经过3片74LS90的三级1/10分频，就能从U3的11端输出得到标准的秒脉冲信号。相应的如果输入的是100KHz时，就需要5片进行5级分频，电路图画法和上图4一样，同 理依次类推。 3.六进制电路由74HC390、7400、数码管与4511组成，电路如图 4.十进制电路的设计 由74HC390、7400、数码管与4511组成，电路如图 5.六十进制计数器 “秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器和一级六进制计数器连接构成，如图所示，是采用两片中规模集成电路74LS90串接起来构成的“秒”，“分”计数器。 由图可知，U1是十进制计数器，U1的QD作为十进制的进位信号，74LS90N计数器是十进制异步计数器，用反馈清零法来实现十进制计数，U2和与非门组成六进制计数。74LS90N是在CP信号的下降沿触发下进行计数，U2的QA和QC相与0101的下降沿，作为“分（时）”计数器的输入信号。U2的输出0110高电平1分别送到计数器的R01、R02端清零，74LS90N内部的R01、R02与非后清零而使计数器归零，完成六进制计数。由此可见，U1和U2串接实现了六十进制计数。 6.十四进制计数器 “时”计数为二十四进制。在本设计中二十四进制的计数电路也是由两个74LS90N组成的二十四进制计数电路，如图2-3-2所示。 由上图可以看出，当“时”个位U2计数器输入端A（14脚）来到第10触发信号时，U2计数器清零，进位端QD向U3“时”十位计数器输入进位信号，当第24个“时”（来自“分”计数器的状态为“0010”，此时“时”个位计数器的QC和“时”计数器的清零端R01和R