实验五理论(三)VHDL数据类型.pptVIP

* * VHDL数据类型 逻辑数据类型 数值数据类型 布尔代数（Boolean）型 位（Bit） 位矢量（Bit_Vector） 标准逻辑型（Std_Logic ） 标准逻辑数组类型（Std_Logic_vector） 整数（Integer） 无符号（Unsigned）和有符号（Signed） 字符串(STRING)数据类型 字符(CHARACTER)数据类型 时间(TIME)数据类型（仿真使用，不能综合） VHDL数据类型 1、逻辑数据类型 （1）布尔代数（Boolean）型 定义位置：在std库的standard程序包中进行定义。 取值：FALSE，TRUE;不能用于运算，只能通过关系运算符获得。 （2）位（Bit） 定义位置：在std库的standard程序包中进行定义。 取值：0，1 （低电平，高电平 ） （3）位矢量（Bit_Vector） 定义位置：在std库的standard程序包中进行定义。 Signal A: bit_vector(0 to 7); Signal B: bit_vector(7 downto 0); A=; B=; 位矢量是基于“位”数据类型的数组，使用时要注意位宽。 A(7)=0 A(6)=1 A(5)=0 A(4)=1 A(3)=0 A(2)=0 A(1)=0 A(0)=0 B(7)=0 B(6)=0 B(5)=0 B(4)=0 B(3)=1 B(2)=0 B(1)=1 B(0)=0 （4）标准逻辑型（Std_Logic ） 定义位置：在IEEE库的std_logic_1164程序包中进行定义 使用这类数据信号，必须包含下面两条声明语句： Library IEEE; Use IEEE.std_logic_1164.all; “U” 初始值 “X” 不定 “0” 0 “1” 1 Z 高阻 “W” 弱不定 “L” 弱0 “H” 弱1 “-” 忽略 该类型能比较全面地包括数字电路中信号的几种状态，比位“bit”信号对于数字逻辑电路的逻辑特性描述更完整、更真实。所以在VHDL的程序里，对于逻辑信号的定义，通常都是采用这个“标准逻辑”信号形式，不再使用“BIT”。 （5）标准逻辑数组类型（Std_Logic_vector） 定义位置：在ieee库的std_logic_1164程序包中进行定义。 Bit_Vector与Std_Logic_vector的区别在于数组的 每一位前者为BIT型（0，1）后者为Std_Logic型 Signal A: STD_LOGIC_VECTOR(0 to 7); Signal B: STD_LOGIC_VECTOR(7 downto 0); A=; B=; 逻辑数据类型赋值举例 Variable a , b : std_logic; Signal data : std_logic_vector(0 to 3); a: = ‘1’; b: = ‘0’; data=“1100”; 一位值用单引号 多位值用双引号 1、直接整体赋值 2. 段赋值 Signal data : std_logic_vector(0 to 3); data(1 to 2) =“10”； data(0) =‘1’； 3. 块赋值 Signal a,b,c,d : std_logic; Signal data : std_logic_vector(3 downto 0); data= “0100” ; (a,b,c,d) =data ; 位置关联 2、数值数据类型 （1）整数（Integer） 定义位置：在std库的standard程序包中进行定义。即数值范围为-231~231 （－2147483647 TO 2147483647 ）。 整数不能用于逻辑运算，只能用于算术运算。 Signal day: integer range 0 to 31; Variable a,b,c: integer; 1.0 十进制浮点数 0.0 十进制浮点数 65971.3333333 十进制浮点数 65_971.333_3333 与上一行等价 8#43.6#e+4 八进制浮点数 43.6E－4 十进制浮点数 （2）实数 也称浮点数 无符号类型数据代表无符号数值，即代表0或正数；最左边的位为最高位。如：Unsigned(“0110”)代表 ； +6 +