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第6章 Verilog HDL设计实例与设计进阶 6.1 组合逻辑设计 6.2 时序逻辑设计 6.3 状态机设计 6.4 设计方法与技巧 6.1 组合逻辑设计 Modeling Combinational Logic Circuits 学习内容 使用HDL设计加法器、译码电路、比较器、 多路选择器 了解逐位进位和并行进位的不同点 进行组合电路的仿真 § 6.2 同步逻辑电路设计 Modeling Synchronous Logic Circuits 学习内容 复习锁存器、触发器电路 理解同步电路、异步电路的区别 用HDL设计锁存器、D触发器、计数器、移位寄存器 §6.3 状态机设计(Modeling Finite State Machine) 有限状态机由三部分组成： NextState组合逻辑电路 当前状态时序逻辑电路 输出组合逻辑电路 根据电路的输出是否与输入有关，可分为 Mealy状态机，电路的输出不仅与当前的状态有关， 还与电路的输入有关 Moore状态机，电路的输出只与当前状态有关 状态机设计举例 设计一个序列检测器电路，检测出串行输入数据data中的二进制序列110，当检测到该序列时，电路输出out = 1;没有检测到该序列时，电路输出0。电路的状态图如下 6.4 设计方法与技巧 6.4.1综合的一般原则 （1）不使用初始化语句 （2）不使用延时语句 （3）不使用循环次数不确定的语句，如forever, while等 （4）尽量采用同步方式设计 （5）尽量采用行为语句完成设计 （6）always过程块描述组合逻辑，应在敏感信号表中列出所有输入信号 （7）所有的内部寄存器都应该可以被复位 （8）避免使用锁存器 （9）组合逻辑采用阻塞赋值，时序逻辑非阻塞赋值 6.4.2 HDL编码指导 1.复位 采用统一的全局复位信号，FPGA和CPLD的全局复位信号通过专用通道连接内部所有资源，确保有固定的时延，避免采用内部产生的复位信号。 2.时钟 采用单一的全局时钟信号，时钟连接到全局时钟管脚上。不要使用时钟信号做数据信号，也不要使用数据信号做时钟信号 3. 如何消除毛刺 利用D触发器的输入端对毛刺信号不敏感的特点，在组合逻辑电路的输出端用D触发器进行采样。 6.4.4设计举例 1、轮询调度设计 根据输出产生优先级 根据优先级及当前输入产生输出仲裁 2、FIFO设计 正确产生FIFO内部计数器 产生FIFO的空、满信号 module pulse_check1 ( data, clk, nclr, out ); input data, clk, nclr ; output out; reg out;; reg [1:0] current_state, next_state; parameter [1:0] s0 = 0, s1 = 1, s2 = 2, s3 = 3; always @(posedge clk or negedge nclr) if(!nclr) current_state = s0; else current_state = next_state; always @(current_state or data ) case(current_state) s0: if(data == 1’b1) next_state = s1; else next_state = s0; s1: if(data == 1’b1) next_state = s2; else next_state = s0; s2: if(data == 1’b1) next_state = s2; else next_state = s3; s3: if(data == 1’b1) next_state = s1; else next_state = s0; endcase always @(current_state or data) case(current_state) s0: out