第四章 组合逻辑电路(last0309).pptVIP

第四章 组合逻辑电路 组合电路的基本分析与设计方法 MSI组合逻辑器件的逻辑功能与应用 组合电路中的竞争与冒险现象 第4章 组合逻辑电路 4.1 组合逻辑电路概述 4.2 组合逻辑电路分析 4.3 组合逻辑电路设计 4.4 常用组合逻辑电路 4.5 组合电路中的竞争与险象 4.1 组合逻辑电路概述 4.2 组合逻辑电路的分析 组合逻辑电路的分析方法 简单组合逻辑电路的分析——举例 解：为了方便写表达式，在图中标注每一级电路的输出，比如F1、F2和F3。 例4 分析下图所示电路的逻辑功能。 第二步：列出真值表 全加器： 组合逻辑电路的分析方法——小结 目标：获取给定电路的逻辑功能 主要步骤： 　　(1)由逻辑图写表达式； 　　(2)化简表达式； 　　(3)列真值表； 　　(4)描述逻辑功能。 思考：在真值表、逻辑表达式和逻辑电路中，哪个可唯一描述电路？　 4.3 组合逻辑电路设计 采用中小规模集成电路 1.SSI 2.MSI 采用Verilog HDL 例1.在举重比赛中，有两名副裁判，一名主裁判。当两名以上裁判（必须包括主裁判在内）认为运动员上举杠铃合格，按动电钮，裁决合格信号灯亮，设计该电路。 1.采用SSI实现 ①逻辑抽象，确定输入输出变量和逻辑含义 分析过程： 输入变量有3个分别代表3个裁判，设主裁判为变量A，副裁判分别为B和C，若同意则按下电钮用1表示，不按电钮用0表示。 输出变量1个，用来表示合格信号灯，记作Y。灯亮为1，表示合格，否则为0。 ②根据逻辑要求列出真值表 ③由真值表写出表达式 ⑤画出逻辑电路图 逻辑函数的化简和变换的形式取决于所采用的器件，还可以采用与非门、或非门、与或非门实现例1的逻辑功能。 采用与非门 采用或非门 采用与或非门 2.使用Verilog HDL （1）.结构描述 （2）行为描述 if语句 module samp4_3_3(A,B,C,Y); input A,B,C; output Y; reg Y; always@(A or B or C) if(AB|AC|ABC) Y=1; else Y=0; endmodule case语句 module samp4_3_4(A,B,C,Y); input A,B,C; output Y; reg Y; always@(A or B or C) case ({A,B,C}) 3B011:Y=1; 3B101:Y=1; 3B110:Y=1; 3B111:Y=1; default:Y=0; endcase endmodule 注意： 1. 在使用if和case语句实现组合逻辑电路时，要注意对所有可能出现状态都要进行判断，如果在条件判断中只出现了对部分状态的处理，则一定要使用else或default语句实现对其余的状态进行处理，否则在综合后电路中会出现时序电路中的锁存器电路。 2.组合逻辑在过程中用阻塞赋值运算符 “=” 例2.设计一个可以实现4位格雷码和4位二进制编码的相互转换电路，有一个控制端S，当S=1时，可以将输入的4位格雷码转换成4位二进制编码，当S=0时实现将输入的4位二进制编码转换成4位格雷码。 1.使用SSI实现 2.使用Verilog结构描述实现 module samp4_3_5(B,S,G); input [3:0] B; input S; output [3:0] G; assign G[3]=B[3]; u_gate1 u1(.A(G[2]),.B(S),.C(S),.D(B[2]),.Y(t1)), u2(.Y(t2),.A(G[1]),.B(S),.C(S),.D(B[1])); xor xr1(G[2],B[3],B[2]), xr2(G[1],t1,B[1]), xr3(G[0],t2,B[0]); endmodule module u_gate1(A,B,C,D,Y); //自定义复合门 input A,B,C,D; output Y; not u1(w1,C); and ad1(n1,A,B), ad2(n2,w1,D); or o1(Y,n1,n2); endmodule module u_gate2(A,B,C,D,Y); input A,B,C,D; output Y; assign Y=AB|(~C)D; endmodule 3.使用Verilog行为描述实现 module samp4_3_6(B,S,