第2章 基本组成电路5.pptVIP

2 触发器 2.2 D触发器 D触发器和带预置、复位输入的D触发的逻辑符号如下图所示。 D触发器有2个互补输出端Q和 。时钟输入端有小圆圈表示下降沿触发，若无小圆圈表示上升沿触发。 CP的有效沿时刻的激励信号D被Q端锁存。置位端和复位端是异步输入端，异步输入端的小圆圈表示低电平有效，若无小圆圈则表示高电平有效。 2 触发器 2.3 JK触发器 JK触发器的逻辑符号如下图所示。 JK触发器同D触发器一样有2个互补输出端，不同的是JK触发器3个输入信号，一个输入信号是时钟信号CP，另二个是激励信号J和K。 3 寄存器 寄存器(register)是由触发器组成的。一个触发器就是一个一位寄存器。由多个触发器可以组成一个多位寄存器。寄存器由于其在计算机中的作用之不同而具有不同的功能，从而被命名为不同的名称。常见的寄存器有：缓冲寄存器——用以暂存数据；移位寄存器——能够将其所存的数据一位一位地向左或向右移；计数器——一个计数脉冲到达时，会按二进制数的规律累计脉冲数；累加器——用以暂存每次在ALU中计算的中间结果。 3.1 缓冲寄存器 缓冲寄存器用于暂存某个数据，以便在适当的时间节拍和给定的计算步骤将数据输入或输出到其他记忆元件中去。4位缓冲寄存器电路如下图所示。 其基本工作原理为：设有一个二进制数，共有4位数： X=X3X2X1X0 要存到这个缓冲寄存器(buffer)中，此寄存器是由4个D触发器组成的。将X0，X1，X2，X3分别送到各个触发器的D0，D1，D2，D3端去，只要CLK的上升沿还未到来，则Q0，Q1，Q2，Q3就不受X0，X1，X2，X3的影响而保持其原有的数据。只有当CLK的上升沿来到时，Q0，Q1，Q2，Q3才接受D0，D1，D2，D3的影响，而变成： Q0=X0 Q1=X1 Q2=X2 Q3=X3 结果就是：Q=Q3Q2Q1Q0=X3X2X1X0=X。 这就叫做将数据X装到寄存器中去了。如要将此数据送至其他记忆元件去，则可由Y0，Y1，Y2，Y3各条引线引出去。 缓冲寄存器的数据X输入到Q只是受CLK的节拍管理，即只要一将X各位加到寄存器各位的D输入端，时标节拍一到，就会立即送到Q去。这有时是不利而有害的，因为也许我们还想让早已存在其中的数据多留一些时间，但由于不可控之故，在CLK正前沿一到就会立即被来到门口的数据X替代掉。 为此，我们必须为这个寄存器增设一个可控的“门”。这个“门”的基本原理如下图所示，它是由两个与门一个或门以及一个非门所组成的。 在X0端送入数据(0或1)后，如LOAD端(以下简称为L端)为低电位，则右边的与门被阻塞，X0过不去，而原来已存在此位中的数据由Q0送至左边的与门。此与门的另一端输入从非门引来的与L端反相的电平，即高电位。所以Q0的数据可以通过左边的与门，再经或门而送达D0端。这就形成自锁，即既存的数据能够可靠地存在其中而不会丢失。如L端为高电位，则左边与门被阻塞而右边与门可让X0通过，这样Q0的既存数据不再受到自锁，而X0可以到达D0端。只要CLK的上升沿一到达，X0即被送到Q0去，这时就叫做装入(LOAD)。一旦装入之后，L端又降至低电平，则利用左边的与门，X0就能自锁而稳定地存在Q0中。我们称这个“门”为“L门” ；要记住“L门”的电路结构及其作用：高电平时使数据装入，低电平时，数据自锁在其中。 对于多位的寄存器，每位各自有一套“L门”电路。不过只用一个非门，并且只有一个LOAD输入端，该电路就是可控缓冲寄存器。可控缓冲寄存器的电路和逻辑符号如下图所示，LOAD为其控制门，而CLR为高电平时则可用以清除，使其中各位变为0。 3.2 移位寄存器(shifting register) 移位寄存器能将其所存储的数据逐位向左或向右移动，以达到计算机在运行过程中所需的功能，例如用来判断最左边的位是0或1等。电路原理图如下图所示。以左移寄存器(上图)为例说明移位寄存器的工作原理。 当Din=1而送至最右边的第1位时，D0即为1，当CLK的上升沿到达时，Q0即等于1。同时第2位的D1也等于1。当CLK第2个上升沿到达时，Q1也等于1。结果可得下列的左移过程： CLK上升沿未到Q=Q3Q2Q1Q0=0000 第1上升沿来到Q=0001 第2上升沿来到Q=0011 第3上升沿来到Q=0111 第4上升沿来到Q=1111 第5上升沿来到，如此时Din仍为1，则Q不变，仍为1111。 当Q=1111之后，使Din=0，则结果将是把0逐位左移。 第1上升沿来到Q=1