06电信科实验要求.pptVIP

实 验 安 排 07电科1、2 ： 周三上午8：00~11：40（4-7周） 07q电科1 ： 周四下午2：00~5：40（4-7周） 2人一组，作两个实 验 实验一 三人多数表决电路 一、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计组合电路。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 二、实验要求：用与非门设计同步三人多数表决电路。 (1)要求所设计的电路有三个输入端：A 、 B 、 C (2)一个输出端：Y 实验二 用74LS161设计同步12进制计数器 实验三 用VHDL文本设计输入方法 实现组合逻辑电路 实验四 用VHDL文本设计输入方法 实现触发器 实验五 利用例化语句进行层次化设计 实验六 并行置位的移位寄存器 实验七 数字频率计设计 实验七 答案 实验九 有限状态机设计 —用状态机实现序列检测器的设计 * (3)要求对所设计的电路仿真。 (4)下载到实验板上。 三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此同步12进制计数器电路设置成一个硬件符号入库。 四、实验报告要求： ?实验目的?实验原理 ?实验步骤?仿真波形?实验说明 一、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计时序电路。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 二、实验要求：用74161及少量的门电路设计同步12进制计数器（利用 LD端）。 (1)要求所设计的电路有三个输入端： ? en：使能端，高电平有效； ? clear：端，清零端，低电平有效（清零）； Clk：脉冲输入端 。 (2)五个输出端： ? q3? q0：计数状态端； ? cout：进位输出端，当计到十进制数12时， cout =1。 (3)要求对所设计的电路仿真。 (4)下载到实验板上。 三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此同步12进制计数器电路设置成一个硬件符号入库。 四、实验报告要求： ?实验目的?实验原理 ?实验步骤?仿真波形?实验说明 一、实验目的：熟悉利用QuartusⅡ的VHDL文本设计输入方法 实现组合逻辑电路。并仿真验证自己的设计项目。 二、实验要求(2选1数据选择器) 三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此同步12进制计数器电路设置成一个硬件符号入库。 四、实验报告要求： ?实验目的?实验原理 ?实验步骤?仿真波形?实验说明 一、实验目的：熟悉利用MAX+plusⅡ的VHDL文本设计输入方法 实现触发器。并仿真验证自己的设计项目。 二、实验要求(边沿D触发器) 三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此同步12进制计数器电路设置成一个硬件符号入库。 四、实验报告要求： ?实验目的?实验原理 ?实验步骤?仿真波形?实验说明 一、实验目的：学习利用例化语句进行层次化设计的方法。并仿真验证自己的设计项目。 二、实验要求(利用或门和半加器设计全加器5-20、5-21、5-24) 三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此同步12进制计数器电路设置成一个硬件符号入库。 四、实验报告要求： ?实验目的?实验原理 ?实验步骤?仿真波形?实验说明 一、实验目的：学习数据对象、IF语句的使用方法；学习用VHDL语言设计时序电路的方法。并仿真验证自己的设计项目。 二、实验要求(P139 ) 三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此同步12进制计数器电路设置成一个硬件符号入库。 四、实验报告要求： ?实验目的?实验原理 ?实验步骤?仿真波形?实验说明 一、实验目的：学习复杂电路的层次化设计方法；掌握测量频率的原理。并仿真验证自己的设计项目。 二、实验要求(P156~161 ) 1、设计2位十进制频率计，输出有BCD-7段译码器； 2、控制信号由测频时序控制电路产生（图6-16）； 3、画出各顶层电路和低层设计的电路图或语言代码； 4、仿真波形图。 三、实验步骤：完全按照第四章第1节介绍的方法与流程完成设计。 四、实验报告要求： ?实验目的?实验原理 ?实验步骤?仿真波