基于SDRAM基本结构操作及相关时序参数研究.docVIP

基于SDRAM基本结构操作及相关时序参数研究 　　摘要:本文从SDRAM的基本结构入手,研究了SDRAM的读写等操作的详细过程和相关时序参数的取值依据。 　　关键词:SDRAM;结构;操作;时序参数 　　 　　A Research of Basic Structure Operations 　　and Relative Timing Parameters of SDRAM 　　 　　SUN Rui 　　(National Key Laboratory of Science and Technology on Communications, UESTC, Chengdu, 611731, China) 　　 　　Abstract: This paper introduces detailed procedure of read、write and other operations of SDRAM based on basic structure of SDRAM and explains the determination of relative timing parameters. 　　Keywords: SDRAM; structure; operation; timing parameter 　　 　　1引言 　　 　　 同步动态随机访问存储器(Synchronous Dynamic Random Access Memory, SDRAM)的发展到现在已经经历了四代,分别是:第一代单数据率(Single Data Rate,SDR)SDRAM,第二代双数据率(Double Data Rate,DDR)SDRAM,第三代DDR2 SDRAM,第四代DDR3 SDRAM。本文介绍的是SDR SDRAM的结构、操作和时序。理解了本文所讲的内容后就可以灵活地使用SDR SDRAM,并且也为更好理解DDRx SDRAM做了准备。 　　 　　2SDRAM的基本结构 　　 　　 图1是SDRAM的整体框图结构,包括内存库(bank),内部控制逻辑和输入输出(IO)接口。bank由行地址译码器、列地址译码及复用器、存储阵列和感应放大器构成。行地址译码器输入为M根行地址线,输出为2M根字线(wordline),列地址译码器输入为N根列地址线,输出为2N根列选择线 (Column Select Line,CSL),另外还有2N根位线(bitline),即数据线。 　　 　　要存取数据时,先选中一行(wordline加高电位),于是这一行上挂着的所有的行选通NMOS都导通,电容中的数据就沿着bitline进入感应放大器,经其放大后到达列选通NMOS处。接下来,当某根CSL置高后,相应的列选通NMOS就导通,数据沿着bitline继续向IO接口传,或者外面的数据立即写入存储阵列。图2是bank内部结构示意图,现在实际应用中的结构如图3所示,它由存储阵列、差分感应电路、电压均衡电路和I/O逻辑组成,其中每两条bitline(bitline1,bitline2)一组构成差分结构。下面的研究均基于图3来展开。 　　现在的SDRAM一般都采用4个bank的设计,这样做是为了防止寻址冲突,提高SDRAM的访问效率。例如,现代公司的H-7型SDRAM,它的数据手册上标有4 Banks x 1M x 32Bit字样。它表示这款芯片含有4个bank,每个bank包括1M 个存储单元,每个存储单元含有32 bit的数据,即芯片位宽是32 bit,而图2仅表示出了1 bit。可以想象,在图2的背后还有31层一模一样的存储阵列。 　　 　　3SDRAM的基本操作 　　 　　3.1预充电(Precharge) 　　当上一次的读写操作结束后,bank中的所有电压均衡电路马上开始工作,即在EQ上加高电位,使得每个电压均衡电路中的3个NMOS导通。注意到电路中加了VCC/2的电压(VCC是存储电容的电压峰值,但远低于数字电路中能被识别为1的电压),这样就将两条bitline上各点电压拉回到VCC/2,且如果接下来此bank中没有读写操作,那么直到自动刷新(见3.6)之前,两条bitline上各点电压均保持为VCC/2。这就是预充电的全过程,它需要持续一定的时间tRP,根据器件的不同而不同,但都是固定的,一般为2或3个时钟周期。 　　 　　 3.2 行地址选通(Row Address Strobe,RAS) 　　当某一条wordline加高电位后(电压均衡电路同时失效),wordline上挂着的所有NMOS即处于导通状态。此时,若与NMOS相连的电容中储满了电荷(1状态),则所有的bitline