第五篇 章 处理器总线时序和系统总线 微机原理课件.pptVIP

（3） 总线封锁信号 输出，三态、低电平有效。当此信号为低电平有效时，系统中其他总线主部件不能占有总线。此信号由前缀指令LOCK使其有效，并一直保持到LOCK前缀后面的一条指令执行完毕。另外，在8086的两个中断响应脉冲之间， 信号也自动变为有效电平，以防其他总线主部件在中断响应过程中占有总线，使一个完整的中断响应过程被间断。 5.1 8086的引脚功能 （4） 和 总线请求/允许信号 双向。这两个信号可供CPU以外的两个处理器用以发出使用总线的请求信号和接收CPU对总线请求信号的应答信号，总线请求信号和允许信号在同一引脚上传输，但方向相反。 的优先级高于 。 5.1 8086的引脚功能 思考题： 8086/8088 有两种工作方式，它们是通过什么方法来实现？在最大模式下其控制信号怎样产生？ 5.1 8086的引脚功能 指令周期、总线周期和时钟周期 指令周期(Instruction Cycle)：CPU执行一条指令所需要的时间。 总线周期(Bus Cycle)：CPU与外部电路之间进行一次数据传送所需的时间。 时钟周期(Clock Cycle)：控制CPU基本操作的时钟，是CPU处理动作的最小时间单位，又称T状态。 5.2 8086 的总线操作和时序 一个指令周期由一个或若干个总线周期组成，一个总线周期至少包含4个T状态。 5.2 8086 的总线操作和时序 一、典型总线周期的时序 5.2 8086 的总线操作和时序 8086CPU的一个基本总线周期由4个时钟周期（T1～T4）组成。时钟周期T也称为T状态，即T1状态、T2状态、T3状态和T4状态。CPU在每个时钟周期（状态）内完成若干基本操作 5.2 8086 的总线操作和时序 5.2 8086 的总线操作和时序 T1状态： CPU向20位地址/状态（A19/S6～A16/S3），地址/数据（AD15～AD0）分时复用总线上发送读写存储器或I/O端口的地址。 发ALE地址锁存信号 发出存储器/IO读写控制信号M/IO 5.2 8086 的总线操作和时序 T2状态： CPU低16位地址/数据总线（AD15～AD0）切换为数据总线，为读写数据作准备 T2状态总线的高4位（A19/S6～A16/S3）上输出本总线周期状态信息S6～S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。 发出数据允许信号DEN 发出数据发送接受控制信号DT/R 5.2 8086 的总线操作和时序 T3状态 CPU在总线的高4位（A19/S6～A16/S3）继续输出总线周期状态信号S6～S3。在总线的低16位（AD15～AD0）地址/数据线上继续发送要写的数据，或者从存储器或I/O端口读入数据 采样READY线，若有效（高电平），则进入T4周期，若无效，则说明外设没准备好，插入Tw周期 TW等待状态：如果被选中的存储器或I/O设备不能及时配合CPU传送数据，则必须通知CPU数据“未准备好”，迫使CPU在T3状态后插入等待状态TW。“未准备好”信号必须在T3前送给CPU。 Tw状态 5.2 8086 的总线操作和时序 5.2 8086 的总线操作和时序 T4状态 在T4开始时钟的下降沿，把数据读入到CPU或写入到选中的地址单元 同时其它状态信号线恢复为初始状态，为执行下一个总线周期做准备 * 微机原理及应用 第五章 处理器总线时序和系统总线 第五章处理器时序和系统总线 主要内容 学习目的 知识点 重点难点 8086的引脚功能； 主要内容 8086处理器时序； 2 1 3 系统总线； 描述处理器总线 说明处理器的工作状态特点 了解8086CPU的引线 分析8086CPU基本总线周期时序 学习目的 5.1 8086的引脚功能 地址/数据线 地址/状态线 非屏蔽中断 可屏蔽中断请求 最小最大模式控制 MN/MX=1,最小模式 MN/MX=0,最大模式 读信号 总线保持请求信号 总线保持相应信号 写信号 存储器/IO控制信号 M/IO=1,选中存储器 M/IO=0,选中IO接口 数据发送/接收信号 DT/R=1,发送 DT/R=0,接收 数据允许信号 地址允许信号 中断响应信号 测试信号:执行WAIT指令， CPU处于空转等待; TEST有效时,结束等待状态。 准备好信号:表示内存 或I/O设备准备好， 可以进行数据传输。 复位信号 目前常用的是最大组态。要求有较强的驱动能力。此时8086要通过一组总线控制器8288来形成各种总线周期，控制信号由8288