FPGA 底层硬件开发与设计.ppt

FPGA应用 Xilinx FPGA底层硬件开发 底层硬件种类 全局时钟网络 PLL模块 DCM模块 块RAM资源 硬核乘法器 高速收发器 嵌入式处理器 底层硬件使用 硬件原语：Device Primitive 菜单Edit-Language Templates Verilog-Device Primitive Instantation-FPGA IP Core New Source 选择IP Coregen Architecture Wizard 选择相应类型IP Core 底层硬件 全局时钟网络 DLL模块 DCM模块 块RAM资源 硬核乘法器 高速收发器 嵌入式处理器 时钟的时序特性 时钟偏移 时钟抖动： 时钟占空比失真 时钟建立、保持时间 时钟偏移 时钟偏移(Skew)：同一时钟到达两个不同寄存器之间的时间差 时钟偏移分正偏移、负偏移 全局时钟 由专用的全局时钟管脚驱动单个全局时钟，由后者去控制设计中的每个触发器 时钟设计原则 不采用门控时钟，组合逻辑只输出到触发器输入端； 全局时钟 全局时钟实现 BUFGP方法 IBUFG/IBUFGDS+BUFG IBUFG后组合BUFG IBUFG CLKIN_IBUFG_INST( .I(CLKIN_IN), .O(CLKIN_IBUFG)); BUFG CLK_BUFG_INST( .I(CLKIN_IBUFG), O(CLK_OUT)); BUFGP方法 IBUFG/IBUFGDS+BUFG IBUFGDS后组合BUFG IBUFGDS CLKIN_IBUFG_INST( .I(CLKIN_P_IN), .IB(CLKIN_N_IN), .O(CLKIN_IBUFGDS)); BUFG CLK_BUFG_INST( .I(CLKIN_IBUFGDS), O(CLK_OUT)); LOGIC+BUFG方法 BUFG驱动普通信号 当某个信号需要扇出非常大，且要求抖动延迟最小 信号进入全局时钟布线层需要一个固有的延迟(10ns),但BUFG到其它所有单元的延时忽略不计 BUFG CLK_BUFG_INST( .I(CLK_IN), O(CLK_OUT)); IBUFG/IBUFGDS+DCM+BUFG方法 通过DCM模块，对时钟进行同步、移相、分频、倍频等变换，并使全局时钟输出无抖动延迟; IBUFG CLK_BUFG_INST(.I(CLK_IN),O(CLK_IBUFG)); DCM_ADV DCM_ADV_INST(.CLKFB(CLKFB_IN), .CLKIN(CLKIN_IBUFG),.DADDR(GND1[6:0]),.DCLK(GND3), .DEN(GND3),.DI(GND2[15:0],.DWE(GND3),.PSCLK(GND3), .PSEN(GND3),.PSINCDEC(GND3),.RST(RST_IN), .CLKFX(CLKFX_BUF),.CLK0(CLK0_BUF), .LOCKED(LOCKED_OUT)); BUFG CLKFX_BUFG_INST(.I(CLKFX_BUF),.O(CLKFX_OUT)); LOGIC+DCM+BUFG方法 内部信号同步、移相、分频、倍频等变换，并使输出无抖动延迟; DCM_ADV DCM_ADV_INST(.CLKFB(CLKFB_IN), .CLKIN(CLKIN_IN),.DADDR(GND1[6:0]),.DCLK(GND3), .DEN(GND3),.DI(GND2[15:0],.DWE(GND3),.PSCLK(GND3), .PSEN(GND3),.PSINCDEC(GND3),.RST(RST_IN), .CLKFX(CLKFX_BUF),.CLK0(CLK0_BUF), .LOCKED(LOCKED_OUT)); BUFG CLKFX_BUFG_INST(.I(CLKFX_BUF),.O(CLKFX_OUT)); 第二全局时钟 长线资源，驱动性能、抖动、延时指标仅次于全局时钟； 可驱动片内任一逻辑信号，一般用于高频、高扇出的时钟使能信号及高速路径上的关键信号 全局时钟不占用逻辑资源，也不影响其它布线资源；但第二全局时钟资源要占用 使用方法：定义线网约束属性 NET “s1” USELOWSKEWLINES; NET “s2” USELOWSKEWLINES; NET “s3” USELOWSKEWLINES; DCM模块 强大的DLL模块，功能包括： 消除时钟延时 频率合成 时钟相位调整 优点： 实现零时钟偏移(Skew)，消除时钟分配延迟，时钟闭环控制； 时钟可映射到PCB上，用于同步外部芯片，将内外时