EDA-第3讲-FPGA-CPLD结构和应用.pptVIP

* ISP下载电缆 ALTERA 的下载电缆有： ByteBlaster II、 ByteBlaster MV并口下载电缆、 USB Blaster下载电缆、 MasterBlaster串行/USB通信电缆。 下载电缆既可用于FPGA器件的ICR（In-Circuit Reconfigurability，在电路可重配置）， 也可用于CPLD器件的ISP（In System Programming，在系统编程）。 3.7 编程与配置 * ByteBlaster MV 25针插头引脚信号如下： 3.7 编程与配置 ByteBlaster MV由25芯并口插头、10芯插头和转换电路构成。 3.7 编程与配置 ALTERA 的 ByteBlaster（MV）10芯下载接口 ALTERA 的 USB Blaster 下载电缆 3.7 编程与配置 3.7 编程与配置 3.7.1 使用JTAG的 CPLD在系统编程 TDI 3.7 编程与配置 3.7.1 使用JTAG的 CPLD在系统编程 3.7 编程与配置 3.7.2 使用JTAG在线配置FPGA JTAG模式 3.7 编程与配置 3.7.3 FPGA专用配置器件 AS模式 3.7 编程与配置 3.7.4 使用单片机配置FPGA 3.7 编程与配置 3.7.4 使用单片机配置FPGA PS模式 3.7 编程与配置 3.7.4 使用单片机配置FPGA 使用单片机配置的缺点： 1、速度慢，不适用于大规模FPGA和高可靠应用； 2、容量小，单片机引脚少，不适合接大的ROM以存储较大的配置文件； 3、体积大，成本和功耗都不利于相关的设计。 3.7 编程与配置 3.7.5 使用CPLD配置FPGA PS模式 思考题 试比较CPLD/FPGA的区别 通过查资料了解ALTERA、Xilinx公司的主要CPLD/FPGA芯片系列，试就2种系列作出比较 FPGA的编程配置有哪些模式，试了解各种下载配置的模式的连接图和意义 * * 为了选择合适的PLD 芯片,应从速度与性能、逻辑利用率、使用方便性、编程技术等方面进行考查:(1) 　速度与性能: 数据密集型系统,比如,通讯中对信号进行处理的二维卷积器. 在实现这一算法的逻辑系统中,每个单元所需要的输入端较少,但需要很多这样的逻辑单元. 这些要求与FPGA 的结构相吻合. 因为FPGA 的粒度小,其输入到输出的传输延迟时间很短,因而能获得高的单元速度.而控制密集型系统通常是输入密集型的,逻辑复杂,CLB 的输入端往往不够用,需把多个CLB 串行级联使用,同时CLB 之间的连接有可能通过多级通用PI 或长线,导致速度急剧下降. 因而实际的传输延迟时间要大CPLD. 比如,实现一个DRAM 控制器,它由四个功能块组成:刷新状态机、刷新地址计数器、刷新定时器和地址选择开关,需要的输入端有几十个,显然用CPLD 更合适.(2) 　逻辑利用率: 逻辑利用率是指器件中资源被利用的程度. CPLD 逻辑寄存器少,FPGA 逻辑弱而寄存器多,这正好与控制密集型系统与数据密集型系统相对应. 比如, 规模同为6000PLD 门的is2pLSI1032 有192 个寄存器;而XC4005E 有616 个寄存器. 因此从逻辑利用率角度,对于组合电路较复杂的设计,宜采用颗粒较粗的CPLD ;对于时序电路中触发器较多的设计,宜采用用细颗粒的FPGA.(3) 　使用方便性: 使用方便首先要考虑性能的可预测性,在这点上CPLD 优于FPGA. 对于CPLD ,通常只要输入、输出端口数,内部门和触发器数目不超过芯片的资源并有一定裕量,总是可以实现的. 而FPGA ,则很难预测,因为完成设计所需的CLB 逻辑级数是无法事实确定的,只有靠多次试验才能得到满意的结果.(4) 　编程技术: FPGA 编程信息存放在外部存储器,要附加存储器芯片,其保密性差,断电后数据易丢失. CPLD 采用最佳的E2CMOS 技术。 * 型号后两位表示宏单元数量 * Virtex-II:大规模SRAM工艺FPGA,Vertex的下一代产品 * /support/devices/tools/altera/cables/tls-altera-cables.html /literature/ug/ug_bbmv.pdf? 3.5 硬件测试技术 3.5.2 JTAG边界扫描测试 3.5 硬件测试技术 3.5.2 JTAG边界扫描测试 TAP（Test Access Port） 边界扫描寄存器 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 3.5 硬件测试技术 3.5.2 JTAG边