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第14章 双稳态触发器和时序逻辑电路;第14章 时序逻辑电路;触发器是构成时序逻辑电路的基本逻辑部件。 ? 它有两个稳定的状态：0状态和1状态； ? 在不同的输入情况下，它可以被置成0状态或1状态； ? 当输入信号消失后，所置成的状态能够保持不变。;14.1.1 基本RS触发器;工作原理;0;1;0;功能表;波形图;基本RS触发器的特点;14.1.2 同步RS触发器;功能表;主要特点;14.1.3 主从JK触发器;0;逻辑功能分析;;;;功能表;14.1.4 触发器逻辑功能的转换;JK触发器→D触发器;JK触发器→T触发器;JK触发器→T＇触发器;在数字电路中，用来存放二进制数据或代码的电路称为寄存器。;14.2.１ 数码寄存器;14.2.2 移位寄存器;;2、4位左移移位寄存器;3、 集成双向移位寄存器74LS194;由74LS194构成的能自启动的4位环形计数器;14.3 计数器;14.3.1 二进制计数器;波形图;从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。 由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。;用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图;3位异步二进制减法计数器;2、同步二进制计数器;F0每输入一个时钟脉冲翻转一次;14.3.2 十进制计数器;驱动方程：;2、异步十进制加法计数器;14.3.3 N进制计数器;例：分析图示计数器为几进制计数器。;列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉冲触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个CP计数脉冲时计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。;例：分析图示计数器为几进制计数器。;列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。;2、由集成计数器构成N进制计数器;用集成计数器构成N进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。;用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，随后变为初始状态0000。;高位片计数到3（0011）时，低位片所计数为16×3=48，之后低位片继续计数到12（1100），与非门输出0，将两片计数器同时清零。;用74LS161构成8421码60进制和24进制计数器;集成异步十进制计数器74LS90;异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。;60进制计数器;14.4 555定时器;0;①R=0时，Q=1 、Q=0 ，uo=0，V饱和导通。;①R=0时，Q=1 、Q=0 ，uo=0，V饱和导通。;①R=0时，Q=1 、Q=0 ，uo=0，V饱和导通。;14.4.2 555定时器的应用;　　接通UCC后瞬间，UCC通过R对C充电，当uc上升到2UCC/3时，比较器A1输出为0，将触发器置0，uo＝0。这时Q=1，放电管V导通，C通过V放电，电路进入稳态。 　　ui到来时，因为ui＜UCC/3，使A2＝0，触发器置1，uo又由0变为1，电路进入暂稳态。由于此时Q=0，放电管V截止，UCC经R对C充电。虽然此时触发脉冲已消失，比较器A2的输出变为1，但充电继续进行，直到uc上升到2UCC/3时，比较器A1输出为0，将触发器置0，电路输出uo＝0，V导通，C放电，电路恢复到稳定状态。;单稳态触发器的应用;2、由555定时器构成无稳态触发器;;无稳态触发器的应用： 模拟声响电路;3、由555定时器构成施密特触发器;;;施密特触发器的应用