高速电路PCB中串扰仿真分析与抑制对策.docVIP

高速电路PCB中串扰仿真分析与抑制对策 　　【摘要】针对串扰在高速电路印刷电路板（PCB）设计中造成严重的信号完整性问题，介绍一种可尽早发现串扰引起的问题的方法。首先利用信号完整性仿真软件HyperLynx，建立两条攻击线夹一条受害线的三线平行耦合串扰仿真模型；然后通过仿真分析传输线平行耦合长度、平行耦合间距、传输线类型、信号层与地平面层之间的介质厚度等因素对串扰噪声的影响；最后综合这些影响因素，并根据PCB设计顺序，给出抑制串扰的详细措施。实践表明，这些措施对高速PCB的设计，具有实用、可靠和提高设计效率的意义。 　　【关键词】串扰；高速PCB；信号完整性 　　1.引言 　　随着半导体技术的飞速发展，集成电路（IC）的集成规模越来越大，体积越来越小，速率越来越高。在高速电路印刷电路板（Printed Circuit Board，PCB）中，由于IC芯片时钟频率的不断提高，开关时间迅速缩减，通用处理器的主频已经达到GHz级，开关时间已由微秒级下降到皮秒级，导致高速PCB上的互连线成为具有传输延迟和特征阻抗参数的传输线。随着电路的噪声容限和时序容限不断减小，高速信号在互连线上传输时将发生反射、延迟、过冲、振铃、地弹、串扰等问题，从而影响到波形质量的完整性和信号时序的完整性，即产生信号完整性问题[1]。其中，相邻传输线之间的互感和互容引起的串扰耦合噪声对电路性能的影响尤为严重，串扰是导致高速电路PCB中产生信号完整性问题的主要噪声之一，过大的串扰会引起电路的不稳定或时序混乱，甚至导致系统无法正常工作[2]。 　　为了缩短高速PCB的设计周期，及早发现串扰引起的问题，利用信号完整性仿真软件，对高速电路PCB中三条并行耦合互连线进行了串扰仿真，分析了传输线平行耦合长度、传输线平行耦合间距、传输线类型、信号层与地平面层之间的介质厚度等因素对串扰的影响，根据PCB设计顺序，给出了高速电路PCB设计中抑制串扰的详细措施。 　　2.串扰的耦合机理 　　串扰是指信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的噪声干扰。这种干扰是由于两条信号线间的耦合，即信号线之间的互感和互容引起的，因此，根据耦合方式的不同，串扰又分为容性耦合和感性耦合。容性耦合是由攻击线上的电压变化在受害线上引起的感应电流而产生的电磁干扰，感性耦合是由攻击线上的电流变化产生的磁场在受害线上引起的感应电压而产生的电磁干扰。因此，信号在通过攻击线时会在相邻的受害线上引起两类不同的噪声信号：容性耦合信号和感性耦合信号，统称为串扰。受害线上产生噪声信号的惟一途径是攻击线上的电压和电流信号发生变化，攻击线通过耦合传输线之间的互容和互感，在受害线上产生电流和电压噪声[3]。 　　3.串扰的影响因素分析 　　3.1 仿真环境的建立 　　3.2 串扰的影响因素分析 　　3.2.1 传输线平行耦合长度对串扰的影响 　　在设定条件不变的前提下，对传输线平行耦合长度6 inches和12 inches，分别进行了两种情形的仿真，探测受害线上的串扰噪声电压随传输线耦合长度的变化情况，其仿真结果如图3所示。 　　3.2.2 传输线平行耦合间距对串扰的影响 　　3.2.3 传输线类型对串扰的影响 　　3.2.4 信号层与地平面层之间的介质厚度对串扰的影响 　　当传输线为第三层的带状线，耦合长度为8 inches，与第二层地平面之间的介质厚度由原来的5 mi1s增加到10 mi1s时，传输线的特征阻抗也发生了变化，信号层与地平面层之间的介质厚度增大，导致串扰噪声电压峰值也随之增大，由图6可见，串扰噪声电压峰值由285 mV增大到595 mV。因此，串扰噪声电压的大小与信号层和地平面层之间的介质厚度成正比，介质厚度越大，串扰噪声电压越大。介质厚度越小，串扰噪声电压越小。因此，在高速PCB设计中，应将信号层与地平面层之间的介质厚度控制在10 mi1s以下，以降低串扰噪声。 　　4.高速电路PCB中串扰的抑制措施 　　通过以上仿真分析，根据PCB设计顺序，总结出高速电路PCB设计中减小串扰的具体措施如下： 　　1）在满足系统设计要求的前提下，尽量使用低速器件和边沿翻转速度较慢的器件，使传输线中电场与磁场的变化速率变慢，从而降低串扰。 　　2）根据高速电路设计的要求，合理地设置信号层与地平面层的结构和层数，在PCB上合理地进行分区及元器件布局。 　　3）设计PCB叠层结构时，在满足阻抗要求的前提下，尽量减小层间距，即介质的厚度，以减小特征阻抗，微带线和带状线与地平面间的间距最好保持在10 mil以内，可显著减小串扰噪声。 　　4）布线时，先考虑高速信号线，如果带状线的阻抗能控制在要求的范围之内，将一些重要的高速信号线（如时钟线信号线）设为带状线或嵌入式微带线，并靠近地平面层。 　　5）对噪声敏感的