第5节 存储器111.ppt

第五章 存储器 5.1 存储器分类 5.2 随机存储器RAM 5.3 只读存储器ROM 5.4 存储器系统的设计 5.1存储器的分类 5.2 随机存储器RAM 5.2.1静态随机存取存储器(SRAM) 5.2.2动态随机存取存储器(DRAM) 5.2.3高速缓冲存储器（CACHE） 5.2.1静态随机存取存储器(SRAM) 存储信息的原理 单元电路是由6个MOS管组成的双稳态触发器电路来存储0或者1，0或1的状态能一直保持，直到重新写入新数据；数据的读出是非破坏性的，数据读出后，原始的信息保持不变。 结构 存储矩阵，决定存储器中存储单元的排列形式，有字结构和位结构两种 地址译码器，用来选择存储单元，有线性译码和复合译码两种，通常采用复合译码 控制逻辑与三态数据缓冲器，控制CS、WR、RD信号 典型的SRAM芯片 典型的SRAM芯片有： 2114（2K×4） 6116（2K×8） 6264（8K×8） 62128（16K×8） 62256（32K×8） SRAM芯片 HM6116 SRAM与CPU的连接 5.2.2动态随机存取存储器(DRAM) 存储信息的原理 利用电容存储电荷来保存信息的，由于电容会缓慢放电而丢失信息，所以必须定时对电容充电，称为刷新。 刷新：把存储单元的数据进行读出，经过读放大器放大之后再写入该存储单元以保存电容中的电荷。 DRAM结构特点 DRAM的地址线是复用的，即地址线分为行地址和列地址两部分。在对存储单元进行访问时，由行地址选通信号RAS把行地址送入行地址锁存器；再由列地址选通信号CAS把列地址送入列地址锁存器 CPU与DRAM之间的信息交换由DRAM控制器完成。 DRAM芯片 Intel2164 A0～A7 ：地址线（复用） DIN：数据输入 DOUT ：数据输出 WE ：读写控制信号 RAS:行选通信号 CAS：列选通信号 高集成度的DRAM及内存条 把若干DRAM芯片安装在一块印刷电路板上，构成具有一定容量的存储器（其输入与输出线都已标准化），只要将其插入到主板上提供的存储条插座上，就可形成微型计算机内存。这种标准化的存储器配件称“内存条”。 SRAM和DRAM的比较 5.2.3高速缓冲存储器（CACHE） CACHE的作用 CACHE的工作原理 CACHE的作用 为了克服CPU与主存储器的速度的差异，充分发挥CPU的速度优势，而在主存和CPU之间设置一个容量小而速度快的存储器，通常由SRAM构成。 CACHE的工作原理 平时，系统程序、应用程序以及用户数据是存放在硬盘中的； 在系统运行时，正在执行的程序或需要常驻的程序由操作系统从硬盘中装入主存储器中； 而在主存储器中经常被CPU使用的一部分内容，要“拷贝”到CACHE存储器中，与CPU一起高速运行。 PC机中分级存储器结构 5.3可编程可擦除ROM(EPROM) EPROM特点 EPROM芯片 Intel2764 EPROM特点 ROM和PROM的内容一旦写入，就无法改变，而EPROM却允许用户根据需要对它编程，且可以多次用紫外光照射进行擦除和重写 EPROM芯片 Intel2764 5.4存储器系统的设计 所要考虑的问题 CPU总线的负载能力 CPU的时序和存储器存取速度之间的配合 存储器的地址分配和片选 控制信号的连接 举例说明 举例（1） RAM芯片Intel6264容量为8K×8位，用2片SRAM芯片6264，组成16K×8位的存储器系统。地址选择的方式是将地址总线低13位（A12～A0）并行的与存储器芯片的地址线相连，而CS端与高地址线相连。 要求：写出解题步骤和画出系统的电路图。 解题步骤 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码形成片选信号？线形译码方式 画出逻辑电路图 写出各存储器芯片的地址范围 举例（2） 假设一个微机系统的RAM容量为4KB，采用1K×8的RAM芯片，安排在64K空间的最低4K位置， A9～A0作为片内寻址， A15～A10译码后作为芯片寻址 要求：写出解题步骤和画出系统的电路图。 解题步骤 存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码？全译码方式 需要的控制信号的类型及如何与存储器系统中的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围 举例（3） 用2K×8的RAM芯片6116和74LS138芯片设计一个8K×8的存储器系统。 解题步骤 74LS138芯片介绍 存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码形成片选信号？部分译码方式 需要的控制信号的类型及如何与存储器系统中的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围 74LS138芯片介绍 存储器芯片