实验二组合逻辑电路设计(EDA编程).docVIP

实验二 组合逻辑电路设计 一、实验目的 1、熟练掌握QuartusⅡ软件原理图输入方式的操作步骤； 2、熟练掌握QuartusⅡ软件中底层和顶层电路模块的设计方法； 3、了解和逐步掌握一般组合电路的设计方法； 4、熟练掌握通过JTAG口进行下载调试的方法； 5、熟练掌握FPGA器件配置的方法。 二、实验设备 计算机、QuartusⅡ软件、实验箱 三、实验内容 首先在利用QuartusⅡ软件中采用VHDL语言完成一个2选1多路选择器底层电路的设计；然后调用2选1数据选择器，通过原理图输入方式和元件例化语句两种方式完成一个3选1数据选择器顶层电路的设计和测试。 四、实验步骤 1、设计2选1数据选择器底层模块 用VHDL语言完成该电路模块的设计并在QuartusⅡ软件中进行仿真，截取仿真波形作为部分实验结果。 2、设计3选1数据选择器顶层模块 将2选1数据选择器作为底层元件，利用原理图输入方式和元件例化语句两种方式完成3选1数据选择器顶层模块的设计并仿真；底层和顶层文件应放在同一工程文件夹中，截取3选1数据选择器仿真波形和顶层图作为部分实验结果。 3、完成3选1数据选择器的引脚锁定 （1）三个输入端可自由锁定在28脚（clock0）、152脚(clock5)、153脚(clock2)，以上三个引脚分别接入不同频率的脉冲信号； （2）两个选择端可自由锁定在233脚（键1）和234脚（键2），以上两个按键为选择信号的控制端； （3）输出端锁定在174脚（扬声器speaker），通过扬声器的发声可判断哪一个输入端被选择输出。 注意：引脚锁定后应重新编译一次以备下载。 4、在实验箱上进行下载和测试 （1）连接实验箱电源插头和USB下载器。USB下载器的一端接电脑的USB接口，另一端通过10芯接线连接实验箱的JTAG口； （2）通过实验箱上的短路帽将clock0接入频率256HZ脉冲信号，clock5接入频率1024HZ的脉冲信号，clock2接入频率8HZ的脉冲信号； （3）打开实验箱上的电源开关，通过模式选择键选择“电路模式5”并按复位键复位； （4）在QuartusⅡ软件中选择USB连接和JTAG口下载方式，检测硬件，添加SOF文件，勾选有关选项，然后下载测试； （5）通过键1和键2控制，可使扬声器输出不同频率的脉冲信号，以此来判断和检测输出是否正确。 5、器件配置 可通过JTAG口和AS口两种方式完成FPGA器件的配置。直接通过JTAG口配置时应先将SOF文件转换成JIC（JTAG间接配置）才能下载烧写；通过AS口配置时应选择POF文件下载烧写。 五、实验程序 六、实验总结 注：包括结果分析和心得体会两部分。 七、问题回答 1、简述原理图输入方式和文本输入方式各自的特点。 2、对比通过JTAG口和AS口下载程序的不同。 实验报告说明 1、实验报告按预习报告、正式报告、打印截图由上而下的顺序排放，订书钉订在整份实验报告的左上角；应采用学校预习和正式实验报告专用纸。 2、各种截图集中在一起打印，在纸张的居中位置排放；每个截图下方居中位置用“宋体，小四”字注明截图名称。 3、同组人员程序、实验总结、问题回答等部分内容不得抄袭，否则判雷同，本次实验按0分计算。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX31 IS PORT(A1,B1,A2,S1,S2:IN STD_LOGIC_; Y:OUT STD_LOGIC); END ENTITY MUX31; ARCHITECTURE ARTMUX31 OF MUX31 IS COMPONENT MOUX21 IS PORT(A,B,S:IN STD_LOGIC; Y:OUT STD_LOGIC); END COMPONENT MUX21; SIGNAL S3:STD_LOGIC; BEGIN U1:MUX21 PORT MAP(A=A1,B=B1,S=S1,Y=S3) U2:MUX21 PORT MAP (AA2=A,B=S3,S=S2,Y=Y1) END ARCHITECTURE ARTMUX21; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX21 IS PORT(A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY MUX21; ARCHITECTURE ART OF MUX21 IS BEGIN PROCESS(A,B,S) IS BEGIN IF S=0 THEN Y=A; ELSE Y=B; END IF; END PROCESS; END ARCHITECTURE ART;