《 EDA技术》 课程教学 第十四讲 DSP Builder设计实例（1）（伍宗富）.pptVIP

电子设计自动化技术 讲授：伍宗富 电子设计自动化技术 讲授：伍宗富 《 E D A 技 术》 课 程 教 学 讲授：伍宗富 * 湖南文理学院电气与信息工程学院 第 十四 讲 DSP Builder设计实例（1） 教学目的：使学生会用Quartus II和DSP Builder软件设计 DSP的常用应用模块。 教学重点：通过实例讲解DSP应用模块的开发方法。 教学难点：DSP应用模块的设计步骤。 教学方法：讲授法、计算机辅助法。 课时计划：2学时 使用教材： SOPC技术与应用．江国强 编著．北京：机械工业出版社 主要参考文献: [1] 刘洪涛．ARM嵌入式体系结构与接口技术[M]．北京：人民邮电出版社 [2] 田耘等．无线通信FPGA设计[M]．北京：电子工业出版社 [3] 孟宪元等．FPGA嵌入式系统设计教程[M]．北京：电子工业出版社 [4] 徐光辉等.基于FPGA的嵌入式开发与应用[M].北京：电子工业出版社 [5] 沈文斌.嵌入式硬件系统设计与开发实例详解[M].北京：电子工业出版社 [6]周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社 [7] 王彦等.基于FPGA的工程设计与应用[M].西安：西安电子工业出版社 [8] 周润景等．基于QuartusII的FPGA/CPLD数字系统设计实例[M]．北京：电子工业出版社 [9] 课题： DSP Builder设计实例（1） 一、七段数码管动态扫描译码电路设计 二、 数字频率合成器（DDS）设计 三、课堂小结 四、作业 一、七段数码管动态扫描译码电路设计 1. 七段动态显示数码管 段码 位码 一、七段数码管动态扫描译码电路设计 2. 译码电路DSP Builder模型 设定显示的十进制代码 递增模块 动态扫描频率提起 一、七段数码管动态扫描译码电路设计 3. 译码电路Quartus工程实现 动态扫描显示时刷新率最好大于50Hz，即每显示完一轮的时间不超过20ms，每个数码管显示的时间不能太长也不能太短，时间太长可能会影响刷新率，导致总体显示呈现闪烁的现象；时间太短发光二极管的电流导通时间也就短，会影响总体的显示亮度,一般控制在1ms。 D/A转换器使用的是TI公司的125 MSPS单路10bit器件THS5651A（其有管脚兼容的200MSPS器件DAC900）。 二、数字频率合成器（DDS）设计 设使用DDS的方法设计一个任意频率（0Hz~7.5MHz）的正弦信号发生器 1. dds_test接口模块 Key1~Key8输入DDS频率字，由数码管1~8显示（8位16进制数的频率字）， fword输出频率控制字。 DDS的输出频率fout=(B△θ/2N) ×fclk ； B△θ是频率输入字， fclk是系统基准时钟的频率值，N是相位累加器的数据位宽，也是频率输入字的数据位宽。 DDS的频率分辨率△f = fclk /2N ； DDS的频率输入字B△θ = 2N ×（ fout/ fclk ），要取整，否则有时会有误差。 二、数字频率合成器（DDS）设计 2. DDS的基本结构 输入：频率字F[31..0]，相位字P [15..0]，幅度字A [9..0]； 输出：Out1 [9..0]，位数和D/A匹配。 使用“Mask Subsystem…”中的“Documentation”设置”Mask type”为“Subsystem AlterBlockSet”(子系统Altera模块集）就可以正常地生成VHDL代码。 二、数字频率合成器（DDS）设计 3.建立DDS子系统模型 511*sin( [0:2*pi/(2^10):2*pi] )+512 改变Constant2的值，仿真频率发生变化； 改变Constant3的值，仿真幅度发生变化。 DDS直接数字合成器，具有较高的频率分辨率，可以实现快速的频率切换，并且在频率改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制。 二、数字频率合成器（DDS）设计 4. Simulink模型仿真 1）将ddstest.vhd拷贝到工程目录； 2）在Altera DSP Builder库中，找到SubSystem Builder模块，拖放此DDS模型窗口中。 3）打开SubSystem Builder ，选择ddstest.vhd ，建立系统模块。构建完整模型，并转换为Quartus 工程文件。 二、数字频率合成器（DDS）设