电子技术4第 13 章　储器与可编程器件.ppt

13.3.1 概述 高密度可编程器件（HDPLD）是指集成度大于1000门/片的PLD器件。其中门是用来衡量PLD规模的等效门。HDPLD是超大规模（VLSI）的集成电路，工艺精度可达到1μm以下。其分类如下： HDPLD 阵列型HDPLD 单元型HDPLD（FPGA） 其主体仍是与、或阵列，由GAL发展而来。 由许多逻辑宏单元组成的阵列。 13.3.2 单元型HDPLD的结构原理 从图中可以看出，FPGA由可编程模块（CLB）、可编程输入/输出模块（IOB）和可编程内部连线（PI）三部分组成。 CLB是FPGA的基本逻辑单元，其内部又可以分为组合逻辑、寄存器两部分。其中组合逻辑电路实际上是一个多变量输入的PROM阵列，可以实现多变量的任意函数；而寄存器是由多个触发器及可编程输入、输出和时钟端组成。FPGA中所有的逻辑都在CLB中完成。 IOB为芯片内部逻辑和芯片外部的输入端/输出端提供端口，可编程为输入，输出和双向I/O三种方式。 FPGA依靠对PI的编程，将各个CLB、IOB有效的组合起来，实现系统的逻辑功能。 FPGA的这种所谓的逻辑单元阵列（LCA）结构，具有门阵列和可编程逻辑器件的双重特征：既可以通过内部可编程连线将CLB按要求连接在一起，又可以对每个单元编程。 同时，FPGA芯片的逻辑功能基于内部阵列分布SRAM原理，即通过对分布SRAM（静态存储器）不同的加电配置，来决定各个部分的逻辑定义，从而实现FPGA器件的编程。加载不同的配置数据，芯片可以不断更新且反复使用。 13.3.3 阵列型HDPLD的结构原理 我们以Lattice公司的ispLSI1016为典型介绍，左图是其内部结构图。 全局布线区GRB（Global Routing Pool）位于芯片中央，其任务是将所有片内逻辑联系在一起，组成系统逻辑功能。 通用逻辑模块GLB（Generic Logic Block）是整个器件的逻辑核心，它由与阵列、乘积项共享阵列，四输出逻辑宏单元和控制逻辑组成。 GLB要比GAL功能强得多，这首先体现在乘积项共享阵列PTSA上。其输入来自4个或门，其4个输出则用来控制该单元中的4个触发器。至于哪一个或门送给哪一个触发器是靠编程决定的。一个或门可以同时送给几个触发器，一个触发器也可以同时接受几个或门的输出信息。为了提高速度还可以跨过PTSA直接传输。 输入输出单元IOC有输入、输出和双向I/O三类组态，靠控制输出三态缓冲电路使能端的MUX来选择。每个I/O单元还有一个有源上拉电阻，当该I/O端不使用时，该电阻自动接上可以避免因输入悬空引入的噪声和减小电路的电源电流。 输出布线区ORP是介于GLB和IOC之间的可编程互联阵列。通过对ORP的编程可以将任一个GLB输出灵活地送到I/O段的某一个。可以对GLB的编程和对外部引脚的排列分开进行，并可实现在不改变外部引脚的情况下修改芯片内部的逻辑设计。 在ORP的旁边还有16条通向GRP的总线，I/O单元可以使用，GLB的输出也可以通过ORP使用它，从而实现I/O端的复用。 时钟分配网络CDN产生五个全局时钟信号。其结构图如下 图中CLK0，CLK1，CLK2作为器件中的CLB的时钟信号，IOCLK0和IOCLK1作为I/O单元的时钟信号。在ispLST/pLST1016中，Y1有时钟和复位两种功能，靠软件来选择。 在ispLSI1016内部信号大致流向为：由I/O输入的信号，通过输入总线进入全局布线区，再由全局布线区通过编程流向任意一个GLB。而4个直接输入端（IN0~IN3）则将输入信号直接送到GLB。系统主要功能在GLB内完成。由GLB输出的信号一方面反馈回全局布线区，另一方面可以经过输出布线区，分配到I/O引脚输出。时钟信号由时钟输入端（Y0~Y2）输入，经时钟分配网络分配后，送到各个GLB作为全局时钟，也可以送到各个I/O单元作为I/O时钟。 13.3.4 设计实例 例13.3.1 设计一个十进制计数器 [解] 1.设计准备 首先选择合适的ispLSI器件。第一要考虑器件的I/O资源是否够用，其次要考虑逻辑资源即GLB是否够用。根据此题要求，我们选择ispLSI1016器件 2.设计输入 设计输入就是将所设计的电路以开发软件的要求的某种形式表达出来，并输入计算机。ISP Synario软件有逻辑图和硬件描述语言（HDL）两种方式，这里采用逻辑图输入，见下图 3.设计检验 输入设计的逻辑后，应对输入的文件进行检验，其中有语法检验，最小化、适配及全局设计规则等检验。 输入下列测试向量测试文本： MODULE CNT10 “模块名称定义” CAO PIN ISTYPE ‘COM’ ；