EDA序列信号发生器与检测器设计.docVIP

实验三 序列信号发生器与检测器设计 一、实验目的 实验八　　序列信号发生器和序列信号检测器 实验八　　序列信号发生器和序列信号检测器 实验八　　序列信号发生器和序列信号检测器 实验八　　序列信号发生器和序列信号检测器 1．熟悉EDA技术开发流程； 2．熟悉Quartes II集成开发软件的使用； 3．初步熟悉PH-1V型实验装置的使用； 二、实验要求 用状态机设计实现串序列检测器设计，可以用原理图输入法设计序列信号发生器，要求产生序列：0111010011011010；再进行检测设计，若检测到序列：11010则输出为“1”，否则输出为“0”。并对其进行仿真和硬件测试。 三、实验设计思路 本实验可以分为两部分来设计，第一步设计序列信号发生器，在这里可以采用模16的计数器74LS161来产生模16的计数，并由它的4位输出可以产生16种状态，由此可以用来设计序列产生器，也可以采用状态机产生序列，本实验用状态机产生序列。 第二步设计序列检测器，这里用状态机设计，如果为真输出1，为假输出为0； 第三步设计串行转并行输出，将序列并行输出在LED管上显示。 第四步是设计一个计数脉冲，记录出现所需要的序列的次数。 第五步是将所有模块连接起来，构成一个完整的序列发生和检测设计器。 四、实验程序 1、序列发生器 library ieee; use ieee.std_logic_1164.all; entity xulie_produce is—序列产生电路 port(clk,reset:in std_logic; comb_outputs:out std_logic);--序列输出 end xulie_produce; architecture behav of xulie_produce is type fsm_st is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);--状态设计 signal current_state,next_state:fsm_st; begin reg:process(reset,clk)—主控时序进程 begin if reset =1then current_state=s0; elsif clk=1and clkevent then current_state=next_state; end if; end process; com:process(current_state)—主控组合进程 begin case current_state is when s0 = comb_outputs=0;next_state=s1; when s1 = comb_outputs=1;next_state=s2; when s2 = comb_outputs=1;next_state=s3; when s3 = comb_outputs=1;next_state=s4; when s4 = comb_outputs=0;next_state=s5; when s5 = comb_outputs=1;next_state=s6; when s6 = comb_outputs=0;next_state=s7; when s7 = comb_outputs=0;next_state=s8; when s8 = comb_outputs=1;next_state=s9; when s9 = comb_outputs=1;next_state=s10; when s10 = comb_outputs=0;next_state=s11; when s11 = comb_outputs=1;next_state=s12; when s12 = comb_outputs=1;next_state=s13; when s13 = comb_outputs=0;next_state=s14; when s14 = comb_outputs=1;next_state=s15; when s15 = comb_outputs=0;next_state=s0; end case; end process; end behav; 2、序列检测器 library ieee; use ieee.std_logic_1164.all; entity s_machine is—序列检测电路 port(clk,reset:in std_logic; state_inputs:in std_logic;--状态转移控制 comb_outputs:out std_logic);检测结果输出 end s_machine; architecture behav of s_machine