电平异步时序逻辑电路对输入信号两个限制条件之一是....docVIP

电平异步时序逻辑电路对输入信号的两个限制条件之一是：不允许两个或两个以上的输入电平同时发生变化。 （ ） 判断题 0.2 1 0 异步时序逻辑逻辑电路状态的改变是由外部输入信号的变化间接引起的。 （ ） 判断题 0.2 1 0 异步时序逻辑电路对输入信号的两个限制条件之一是：不允许两个或两个以上的输入电脉冲同时发生变化。 （ ） 判断题 0.2 1 0 脉冲异步时序逻辑电路中，触发器时钟端为1的逻辑意义是出现有效的跳变沿。（ ） 判断题 0.2 1 0 异步时序电路流程表的状态分配主要是考虑（ ） ①消除输入变量之间的竞争 ②简化激励函数 ③消除状态变量间的竞争 ④消除输出变量间的竞争 答案③ 选择题 0.4 2 4 同步时序逻辑电路和异步时序逻辑电路在工作方式上有何不同？ 答案答：同步时序电路有统一的时钟脉冲，只有在时钟脉冲到来时，电路的状态才发生改变，而且每一个时钟脉冲只能使电路的状态改变一次。异步时序电路没有统一的时钟脉冲，电路状态的改变是由输入的变化直接引起的，而且每次输入变化可能使电路状态改变多次。 问答题 0.6 7 0 简述脉冲异步时序逻辑电路的设计步骤，并说明需要考虑的问题。 答案答：脉冲异步时序逻辑电路的设计步骤是 1. 作原始状态图和状态表； 2. 对原始状态表化简； 3. 状态分配； 4. 选定触发器，求出输出函数和激励函数表达式； 5. 画出逻辑电路图。 其设计方法与同步时序逻辑电路相似。但如果触发器有时钟控制端的话应将其作为激励来考虑，并注意脉冲异步时序电路对输入脉冲的两个限制条件。 问答题 0.6 8 0 在电平异步时序逻辑电路中，总态指异步时序流程表中输入和现态的组合。 0.4 3 0 等效状态 如果从状态表的两个状态qaqb出发，加任何相同的输入序列到时序机上，均产生相同的输出序机，则称qa和qb为等效状态。 问答题 0.6 5 0 什么是异步时序指没有统一的时钟脉冲，电路状态的改变是由输入的变化直接引起的，这种时序逻辑电路称为异步时序逻辑电路。 0.3 4 0 时序逻辑逻辑电路是由哪几个部分组成？ 答案答：时序电路由组合电路和存储(记忆)器件及反馈回路三部分组成 问答题 0.2 2 0 脉冲异步时序电路中，触发器时钟端为1的逻辑意义是( ) 答案脉冲异步时序逻辑电路中触发器时钟端取值为1的逻辑意义是：使触发器状态发生翻转的CP的有效跳变沿 填空题 0.2 3 1 组合逻辑电路的分析和设计所用到的主要工具是真值表，脉冲异步时序逻辑电路的分析和设计所用到的主要工具是（ ） 答案状态图和状态表 填空题 0.4 2 1 电平异步时序逻辑电路产生临界竞争必须同时满足的两个基本条件是什么？ 答案电平一步时序电路产生临界竟争的两个条件是： ①有两个或两个以上的状态变量（激励）同时发生变化； ②对于每一种输入状态有两个或两个以上的稳定状态。 问答题 0.3 5 0 某电平异步时序逻辑电路有两个输入x1、x2和一个输出Z。输入与输出之间的关系是：只要x2 =0时，输出Z就为0；当x2=1时，x1的第一次跳变使输出Z为1，直到x2由1→0时，输出Z才由1→0，试建立该电路完整的流程表。 答案解：1、依题意画出总态图 （x2 x1，Y）/Z （10，2）/0 （11，3）/1 （10，4）/1 （00，1）/0 （01，5）/0 （11，6）/0 2、作出部分流程表 二次状态 激励状态/输出状态（Y/Z） y x2x1=00 01 11 10 1 1 /0 2/- 2 3/- 2/0 3 3/1 4/- 4 1/-