湖南科技大学数字系统设计复习资料2015重点.docVIP

数字系统设计复习资料 考试说明：试卷由一道简答题和五道设计题组成；简答题有五道小题，每小题5分，共计25分；设计题每道15分。 一、简答题 1、EDA技术 2、可编程逻辑器件（简称PLD） 3、适配器的功能 4、HDL综合器 5、可编程逻辑器件的特点 6、CPLG的基本结构由哪几个部分组成 7、FPGA的基本结构由哪几个部分组成 8、一个完整的VHDL程序通常包括哪几个部分 9、实体说明的结构 10、结构体的语句格式 11、:=和=的区别 12、VHDL中的数据类型可以分成哪几大类 13、CASE语句的结构 14、过程的语句格式 15、重载过程 16、函数重载 17、PROCESS语句格式 18、元件例化 19、元件例化和元件定义语句格式 20、重复生成语句的格式 二、用CASE语句描述4选1多路选择器。 三、8位奇偶校验器的VHDL描述。 四、设计一个进程完成一个硬件求平均的功能，每一个时钟脉冲由a输入一个数值，4个时钟脉冲后将获得此4个数值的平均值。 五、画出下述程序的综合结果电路图 ENTITY mul IS PORT ( a, b, c, selx, sely : IN BIT; data_out : OUT BIT ); END mul; ARCHITECTURE two OF mul IS SIGNAL temp : BIT; BEGIN p_a : PROCESS ( a, b, selx ) BEGIN IF ( selx = 0 ) THEN temp = a; ELSE temp = b; END IF; END PROCESS p_a; p_b : PROCESS ( temp, c, sely ) BEGIN IF ( sely = 0) THEN data_out = temp; ELSE data_out = c; END IF; END PROCESS p_b; END two; 六、给出下列程序的电路图 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DFF3 IS PORT ( CLK, D1 : IN STD_LOGIC; Q1 : OUT STD_LOGIC ); END; ARCHITECTURE bhv OF DFF3 IS SIGNAL A, B : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN A = D1; B = A; Q1 = B; END IF; END PROCESS; END bhv; 七、给出下列程序的电路图 ... b1 : BLOCK SIGNAL s : BIT; BEGIN s = a AND b; b2 : BLOCK SIGNAL s : BIT; BEGIN s = c AND d; b3 : BLOCK BEGIN z = s; END BLOCK b3; END BLOCK b2; y = s; END BLOCK b1; ... 八、写一个取三个输入位矢量最大值的VHDL程序，在其结构体中使用两个并行过程调用语句。 九、使用元件例化语句给出下图的VHDL程序。 十、使用生成语句，写出下图的VHDJ程序。 十一、给出下表的VHDL程序。 a b y 0 0 0 0 1 1 1 0 1 1 1 0 十二、给出下表的VHDL程序。 十三、给出下表的VHDL程序。 十四、给出下表的VHDL程序。 十五、编写一个比较2个8位二