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对集成电路静电放电电磁场耦合建模 　　摘要： 芯片设计人员需要快速、精确的方法模拟芯片对静电放电的抗扰度，从而充分预测和分析静电放电可能引发的问题。然而通常的方法预测芯片对静电放电的电磁场耦合，不仅需要大量的仿真时间，而且对各种不同的芯片布局缺乏代表性。这里我们提出一个有效的方法来计算集成电路对静电放电的电磁场耦合，并且充分考虑到集成电路中的非线性电路原件。借助芯片的SPICE模型和耦合电磁波能量，可以做出静电放电的合并全波模拟，从而了解芯片内部的电压和电流情况。 　　关键词： 静电放电；IC；耦合；建模 　　一、介绍 　　静电放电（ESD）对集成电路（ICs）存在严重危害。静电放电失败的发生很大程度上是由于对芯片放电静电过程中电场或磁场耦合。此试验的结果对芯片和放电装置的相对位置是敏感的，静电放电枪和芯片的朝向、两者之前线路的长度和终止点，以及其他因素的影响。 　　本文提出一种快速、准确的方法来预测集成电路对静电放电产生的电磁场耦合的响应。该方法把放电装置产生的电磁场的全波模型从仿真集成电路对耦合场的响应中分离出来。相对于纯粹的全波技术，这种方法有三点优势： 　　1、需要的计算时间少，因为大的静电放电模型和相对小的集成电路模型是分别仿真的。全波求解只需要计算放电装置产生的电磁场，而不需要考虑集成电路方面。 　　2、非线性集成电路的仿真通过SPICE模型来完成。