时序逻辑电路引论课件.pptVIP

第10章 时序逻辑电路引论;数字逻辑电路;10.1.1 时序逻辑电路的机构模型;按有无统一时钟脉冲分;状态表;状态图;10.2 存储器件; 锁存器：直接由激励信号控制电路状态的存储单元 触发器：除具有激励输入端外，还包含“时钟” 输入端;触发器（Flip Flop，简写为FF）是具有记忆功能的单元电路，由门电路构成，专门用来接收存储输出0、 1代码。 它有双稳态、 单稳态和无稳态触发器（多谐振荡器）等几种。本章所介绍的是双稳态触发器, 即其输出有两个稳定状态0、1。 只有输入触发信号有效时， 输出状态才有可能转换；否则，输出将保持不变。双稳态触发器按功能分为RS、 JK、D、T和T′型触发器；按结构分为基本、 同步、主从、维持阻塞和边沿型触发器；按触发工作方式分为上升沿、下降沿触发器和高电平、低电平触发器。;10.3.1 RS锁存器（基本RS触发器）; 基本RS触发器 （a） 逻辑图; （b） 逻辑符号； （c） 逻辑符号; 2. 逻辑功能分析 触发器有两个稳定状态。Qn为触发器的原状态（现 态），即触发信号输入前的状态； Qn+1为触发器的新状 态（次态），即触发信号输入后的状态。 其功能可采用 状态表、特征方程式、逻辑符号图以及状态转换图、波 形图或称时序图来描述。 状态表 如上图（a）所示可知: Qn+1=; 从状态表中可知：该触发器有置“0”、置“1”功能。R与 S均为低电平有效，可使触发器的输出状态转换为相应的 0或1。RS触发器逻辑符号如图(b)、 (c)所示，方框下 面的两个小圆圈表示输入低电平有效。当R、S均为低电 平时，输出状态不定，有两种情况：当R=S=0，Q= =1， 违犯了互补关系；当RS由00同时变为11时，则Q（ ) =1（0），或Q( )=0（1），状态不能确定。 ; 状态表;卡诺图 ;状态图;波形图; 综上所述， 基本RS触发器具有如下特点： (1) 它具有两个稳定状态，分别为1和0，称双稳态触 发器。如果没有外加触发信号作用它将保持原有状态不 变，触发器具有记忆作用。在外加触发信号作用下，触 发器输出状态才可能发生变化，输出状态直接受输入信 号的控制，也称其为直接复位 -置位触发器。  （2）当R、S端???入均为低电平时，输出状态不定, 即 R=S=0，Q= =1，违犯了互补关系。当RS从00变为11 时，则Q（ ）=1（0），Q（[ ]）=0（1），状态不能 确定。 ; ;10.3.2 门控RS锁存器（同步RS触发器）; 同步RS触发器 （a） 逻辑电路; （b） 逻辑符号; 当CP=0， R′=S′=1时，Q与 保持不变。 当CP=1, R′= = ,S′= = ， 代入基本RS触发器的特征方程得： Qn+1=S+ Qn R·S=0 (约束条件);状态图; 功能表;10.3.3 D锁存器 在数字系统中，经常要进行存储数据的操作。在这种应用中，存储单元的激励输入就是要存储的数据。因此，我们需要一种器件，它能将呈现在激励输入端的单路数据D存入交叉偶合结构的锁存器单元中。 能实现上述功能的电路，称为D锁存器。 ; 1. 电路构成;2. 逻辑功能;0;3. 存在问题;同步触发器存在空翻的问题 对触发器而言，在一个时钟脉冲作用下，要求触发器的状态只能翻转一次。而同步触发器在一个时钟周期的整个高电平期间（CP=1），如果R、S端输入信号多次发生变化，可能引起输出端状态翻转两次或两次以上，时钟失去控制作用，这种现象称“空翻”现象; 要避免“空翻”现象，则要求在时钟脉冲作用期间，不允许输入信号（R、S）发生变化；另外，必须要求CP的脉宽不能太大，显然，这种要求是较为苛刻的。 由于同步触发器存在空翻问题，限制了其在实际工作中的作用。为了克服该现象，对触发器电路作进一步改进，进而产生了主从型、边沿型等各类触发器。;10.4 触发器;0;逻辑符号;3. 主从JK触发器;CP=0?1( );触发分两步进行;特性表;电路特点;带清零端和预置端的主从JK触发器;带清零端和预置端的主从JK触发器的逻辑符号;集成主从JK触发器;与输入主从JK触发器的逻辑符号;T触发器;T 0 0 1 1;维持阻塞触发器是利用触发器翻转时内部产生的反 馈信号使触发器翻转后的状态Qn+1得以维持，并阻