基于Verilog HDL通信系统设计第2章.pptVIP

* 第2章 常用Verilog语法 基于Verilog HDL的通信系统设计 基于Verilog HDL的通信系统设计 Verilog HDL作为一种高级的硬件描述编程语言，能够发展到今天，与其本身的优越性有着很大的关系。它简单易学，语法更贴近硬件行为，同时还借鉴了许多C语言中的高级语句，支持多种层次、多种方式的描述，大大提高了设计的效率。想要全面掌握Verilog语言，首先得要从语法基础学起，下面将对Verilog HDL中的基本语法通过实例的方式来逐一加以初步的介绍。 基于Verilog HDL的通信系统设计 2-1 模块 模块（module）是Verilog的基本描述单位，用来描述某个设计的功能或结构及与其它模块通信的外部端口。一个模块由两部分组成，一部分是描述其逻辑功能，另一部分描述接口。 module block_adder(ina,inb,cin,count,sum); input cin; input [3:0] ina,inb; output count; output [3:0] sum; assign {count,sum} = ina+inb+cin; 下面将通过一个简单的例子来描述模块的定义，如图2-1所示。 图2-1 模块的结构 基于Verilog HDL的通信系统设计 2-2 标识符、关键词和注释 2