硬件描述语言Verilog（第5章）.PPT

* * Microelectronics School Xidian University （3）`timescale 10ns/1ns `timescale 10ns/1ns module delay_tb; reg set; parameter d=1.55; initial begin #d set=0; #d set=1; end endmodule 在这个例子中，`timescale命令定义了模块delay_tb的时间单位为10ns、时间精度为1ns。因此在模块test中，所有的时间值应为10ns的整数倍，且以1ns为时间精度。这样经过取整操作，存在参数d中的延迟时间实际是16ns(即1.6×10ns)，这意味着在仿真时刻为16ns时寄存器set被赋值0，在仿真时刻为32ns时寄存器set被赋值1。仿真时刻值是按照以下的步骤来计算的。 5.9.4 条件编译命令 条件编译命令有以下几种形式： （1）`ifdef 宏名 (标识符) 程序段1 `else 程序段2 `endif 它的作用是当宏名已经被定义过(用`define命令定义)，则对程序段1进行编译，程序段2将被忽略;否则编译程序段2，程序段1被忽略。其中`else部分可以没有，即： （2）`ifdef 宏名 (标识符) 程序段1 `endif * * Microelectronics S